特許
J-GLOBAL ID：200903065496335872
半導体メモリ
発明者：
出願人/特許権者：
代理人 (1件)：
加藤 朝道
公報種別：公開公報
出願番号（国際出願番号）：特願平7-266363
公開番号（公開出願番号）：特開平9-091955
出願日： 1995年09月20日
公開日（公表日）： 1997年04月04日
要約：
【要約】【課題】バーストモードにおいて高速な読み出し動作を実現する。【解決手段】シンクロナスDRAM等のバーストモードを持つ高速メモリにおいて、内部で、パイプライン動作とプリフェッチ動作を併用して行う構成とし、内部読み出し回路系と出力バッファ回路との間に、各々が複数の入力端子と、一つの出力端子を持つ記憶回路が複数並列接続された構成のFIFOバッファを配置し、各々の入力端子は内部データ入出力タイミングとカウンタから生成される入力制御信号より制御され、各々の出力端子は、/CAS(カスバー)レイテンシに基づく出力クロックとカウンタから生成される出力制御信号により制御される。
請求項（抜粋）：
基準クロックの入力回路と、前記基準クロックに同期して外部入力信号をラッチする入力バッファ回路と、前記基準クロックに同期して記憶データを外部に出力する出力バッファ回路と、を備え、前記入力バッファ回路と前記出力バッファ回路とが、同一の記憶データの処理に関して、前記基準クロックのそれぞれ異なるエッヂにより動作するように構成されたことを特徴とする半導体メモリ。
IPC (2件)：
G11C 11/401
, G11C 7/00 313
G11C 11/34 362 C
, G11C 7/00 313
