特許
J-GLOBAL ID：200903065504156052
半導体装置
発明者：
出願人/特許権者：
公報種別：公開公報
出願番号（国際出願番号）：特願平10-165353
公開番号（公開出願番号）：特開平11-354465
出願日： 1998年06月12日
公開日（公表日）： 1999年12月24日
要約：
【要約】【課題】 MIS型半導体装置の拡散層抵抗およびゲート電極抵抗を低減する。【解決手段】 ゲート電極12および素子分離領域7間の凹部に半導体層14をエピタキシャル成長し、その表面に金属シリサイド層17を形成する。ゲート電極12上の溝20内には金属による配線層22を埋め込み、多結晶シリコン/金属ゲート電極構造とする。
請求項（抜粋）：
半導体基板上に、複数の第1の凸部と、複数の第2の凸部とを有し、前記第1の凸部は少なくともその一部が導電性材料からなり、前記第2の凸部は絶縁性材料からなる構造を具備する半導体装置であって、前記第1の凸部同士間の凹部、前記第2の凸部同士間の凹部、および前記第1の凸部と第2の凸部間の凹部のうち、いずれか少なくとも一種の凹部には、エピタキシャル成長された半導体層を有し、前記半導体層の表面は、金属シリサイド層を有するとともに、該金属シリサイド層表面は、前記第1の凸部および第2の凸部表面と略同一平面をなし、さらに、前記同一平面上には層間絶縁膜を有し、前記第1の凸部上の前記層間絶縁膜には溝を有し、該溝内には前記第1の凸部の導電性材料と電気的に一体化された配線層を有することを特徴とする半導体装置。
IPC (3件)：
H01L 21/28 301
, H01L 21/768
, H01L 29/78
H01L 21/28 301 D
, H01L 21/90 D
, H01L 29/78 301 S
