半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-293311
公開番号（公開出願番号）：特開平8-153388
出願日： 1994年11月28日
公開日（公表日）： 1996年06月11日
要約：

【要約】 (修正有)【目的】半導体記憶装置のセンスアンプなどの内部回路に安定な内部電源電圧を供給し、内部回路の動作の高速化を図ることのできる電源降圧回路を有する半導体記憶装置を提供する。【構成】半導体記憶装置の電源降圧回路は、参照電圧発生回路10と、参照電圧VREF と内部電源intVCCの電圧レベルとを比較するカレントミラーアンプ11と、カレントミラーアンプ11の出力をゲートに受けるPMOS13とを備える。さらに、電源降圧回路は、センスアンプ7が作動する前に信号φsを発生させるφs発生回路14と、信号φsをゲートに受けるPMOS15とを備える。そして、電源降圧回路は、信号φsにより、センスアンプ7が作動する前に内部電源電圧を発生させるためセンスアンプの作動による大きな内部電源intVCCの電圧レベルの低下を防ぎ、安定な内部電源電圧を供給することができる。

請求項（抜粋）：

半導体記憶装置であって、外部電源から内部電源電圧を発生する電源降圧回路と、前記内部電源電圧により作動する内部回路とを備え、前記電源降圧回路は、前記外部電源から供給される外部電源電圧を降圧して、前記内部電源電圧を発生する第1の降圧手段と、前記内部回路を作動させる内部回路活性化信号が発生する前に前記第1の降圧手段が作動するように作動信号の出力を制御する第1の制御手段と、参照電圧を発生する参照電圧発生手段と、前記第1の降圧手段と並列に接続され、前記外部電源電圧を降圧して、前記内部電源電圧を発生する第2の降圧手段と、前記参照電圧と前記内部電源電圧とを比較した結果に応じて、前記第2の降圧手段を制御する第2の制御手段とを含む、半導体記憶装置。

引用特許：

審査官引用 (3件)

半導体集積回路
公報種別：公開公報出願番号：特願平3-172734 出願人：株式会社東芝
センスアンプ駆動回路
公報種別：公開公報出願番号：特願平3-225648 出願人：株式会社日立製作所, 日立デバイスエンジニアリング株式会社
半導体装置
公報種別：公開公報出願番号：特願平3-295625 出願人：富士通株式会社

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