特許
J-GLOBAL ID：200903065726268380
メモリ・アクセス順序付け及びロック管理の方法、装置、プログラム及び記録媒体
発明者：
出願人/特許権者：
代理人 (1件)：
山崎 隆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願2002-125343
公開番号（公開出願番号）：特開2003-323415
出願日： 2002年04月26日
公開日（公表日）： 2003年11月14日
要約：
【要約】【課題】 メモリ・アクセスの順序付けを必要とするプログラムを、ロード命令の投機実行機能をもつマルチプロセッサ環境で実行する場合に、高速性を改善する。【解決手段】 各CPUは、ストア命令とロード命令との対において、両者のアドレス範囲が一致しているときには、SF(ストア・フォワーディング)を実施する機能をもつ。各CPUは、また、両者のアドレス範囲が一致ではないが重複範囲をもつときは、SFを中止して、SFA(ストア・フォワーディング・アボイダンス)を実施する。また、これらSF及びSFAは投機実行より優先されるようになっている。各CPUは、プログラム上の所定のストア命令及びその後のロード命令の対に対して、投機実行を抑制できるSFAを実施し、かつ該ストア命令に係るデータを他のCPUから観測されることを保証する。本来ロードしたいデータは、該ロード命令によりロードしたデータから抽出して求める。
請求項（抜粋）：
複数のCPUとこれら複数のCPUにより共有されるメモリとを装備し、各CPUは、それが実行するプログラムにおいて記述順でそれぞれ前及び後ろの関係となっているストア命令及びロード命令の対について、該対の両命令に係る、前記メモリ上の、アドレス範囲が重複部分をもつ場合には、ロード命令の投機実行を中止するとともに、該ロード命令の実行前に、ストア命令に係るデータが他のCPUから観測可能にし得る投機実行中止機構を装備する、コンピュータのメモリ・アクセス順序付け方法において、メモリ・アクセスについて前後の関係で順序付けを必要とする、プログラム上で前後の記述順となっている、ストア命令及びロード命令は、そのアドレス範囲が重複部分をもつようにかつストア及びロードの必要なデータのアドレス範囲をそれぞれ含むように設定されて、プログラム上に配置されており、これらストア命令及びロード命令の対を各CPUにおいて検出させる検出ステップと、検出された対に係るプログラムを実行するCPUに、その投機実行中止機構を、検出した対に対して作動させる作動ステップと、を含むことを特徴とするメモリ・アクセス順序付け方法。
IPC (6件)：
G06F 15/177 682
, G06F 15/177
, G06F 9/38 350
, G06F 9/38
, G06F 9/38 370
, G06F 9/46 360
G06F 15/177 682 J
, G06F 15/177 682 F
, G06F 9/38 350 A
, G06F 9/38 350 B
, G06F 9/38 370 X
, G06F 9/46 360 E
5B013CC01
, 5B013CC03
, 5B013CC06
, 5B013CC10
, 5B013CC13
, 5B013DD05
, 5B045BB28
, 5B045DD01
, 5B045EE03
, 5B045EE18
, 5B045EE29
, 5B045EE36
, 5B098AA03
, 5B098AA10
, 5B098GA05
