特許

J-GLOBAL ID：200903065967132241

集積回路構造およびその形成方法

発明者： ルイス・エル・スー ,  デヴィッド・イー・コテッキ ,  ジャック・エイ・マンデルマン
出願人/特許権者： インターナショナル・ビジネス・マシーンズ・コーポレ-ション
代理人 (1件)： 坂口 博 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-017633
公開番号（公開出願番号）：特開2000-232210
出願日： 2000年01月26日
公開日（公表日）： 2000年08月22日
要約：

【要約】【課題】 ビットラインを形成する前にアニールされ、メモリセルのサイズを減少させるために能動領域上に形成される強誘電体キャパシタを提供する。【解決手段】 集積回路構造は、少なくとも1つのトランジスタ構造,トランジスタ構造上の少なくとも1つの強誘電体キャパシタ50,およびトランジスタ構造と強誘電体キャパシタとの間の少なくとも1つの導電コンタクト70を備え、強誘電体キャパシタ50は、導電コンタクト70を形成する前にアニールされることを特徴とする。

請求項（抜粋）：

集積回路構造を形成する方法において、少なくとも1つのトランジスタ構造を形成する工程と、前記トランジスタ構造上に、少なくとも1つの強誘電体キャパシタを形成する工程と、前記強誘電体キャパシタをアニールする工程と、前記トランジスタ構造と前記強誘電体キャパシタとの間に、少なくとも1つの導電コンタクトを形成する工程と、を含むことを特徴とする方法。

IPC (3件)：

H01L 27/108 ,  H01L 21/8242 ,  H01L 27/10 451

FI (3件)：

H01L 27/10 651 ,  H01L 27/10 451 ,  H01L 27/10 681 B

引用特許：

出願人引用 (1件)

• 半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法
  公報種別：公開公報   出願番号：特願平9-009480   出願人：ソニー株式会社

審査官引用 (1件)

• 半導体メモリセル用キャパシタの電極及び半導体メモリセル用キャパシタ、並びに、それらの作製方法
  公報種別：公開公報   出願番号：特願平9-009480   出願人：ソニー株式会社