特許

J-GLOBAL ID：200903065996896382

半導体装置及びその製造方法

発明者： 津野 仁志
出願人/特許権者： 株式会社東芝
代理人 (6件)： 鈴江 武彦 ,  河野 哲 ,  中村 誠 ,  蔵田 昌俊 ,  村松 貞男 ,  橋本 良郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-091972
公開番号（公開出願番号）：特開2004-303789
出願日： 2003年03月28日
公開日（公表日）： 2004年10月28日
要約：

【課題】nMOSFETとpMOSFETとにおいてオフセットスペーサの膜厚あるいはゲート側壁膜の膜厚を変更でき、MOSFETの最適化が容易な半導体装置を提供する。【解決手段】p型半導体基板11に形成されたn型ウェル領域12、p型ウェル領域13と、n型ウェル領域12上に形成されたゲート電極20Aと、p型ウェル領域13上に形成されたゲート電極20Bと、ゲート電極20Aの側面に形成されたオフセットスペーサ21Aと、ゲート電極20Bの側面に形成され、オフセットスペーサ21Aと異なる膜厚を有するオフセットスペーサ21Bと、ゲート電極20A側面のオフセットスペーサ21A上に形成されたゲート側壁膜22Aと、ゲート電極20B側面のオフセットスペーサ21B上に形成され、ゲート側壁膜22Aと異なる膜厚を有するゲート側壁膜22Bとから構成される。【選択図】 図1

請求項（抜粋）：

第1導電型の半導体基板に形成された第2導電型の第1の不純物領域と、 第1導電型の前記半導体基板に形成された第1導電型の第2の不純物領域と、 前記第1の不純物領域上に形成された第1のゲート絶縁膜と、 前記第1のゲート絶縁膜上に形成された第1のゲート電極と、 前記第2の不純物領域上に形成された第2のゲート絶縁膜と、 前記第2のゲート絶縁膜上に形成された第2のゲート電極と、 前記第1のゲート電極の側面に形成された第1の側壁絶縁膜と、 前記第2のゲート電極の側面に形成され、前記第1の側壁絶縁膜の膜厚と異なる膜厚を有する第2の側壁絶縁膜と、 前記第1のゲート電極の側面方向の前記第1の側壁絶縁膜上に形成された第3の側壁絶縁膜と、 前記第2のゲート電極の側面方向の前記第2の側壁絶縁膜上に形成され、前記第3の側壁絶縁膜の膜厚と異なる膜厚を有する第4の側壁絶縁膜と、 を具備することを特徴とする半導体装置。

IPC (2件)：

H01L21/8238 ,  H01L27/092

FI (1件)：

H01L27/08 321D

Fターム (12件)：

5F048AC03 ,  5F048BA01 ,  5F048BB05 ,  5F048BC05 ,  5F048BC06 ,  5F048BE03 ,  5F048BG12 ,  5F048BG13 ,  5F048DA24 ,  5F048DA25 ,  5F048DA27 ,  5F048DA30

引用特許：

審査官引用 (3件)

• 半導体装置の製造方法
  公報種別：公開公報   出願番号：特願平5-069978   出願人：三菱電機株式会社
• 特開平4-218925
  
• 特開平4-218925