特許

J-GLOBAL ID：200903066177936924

ビット対ビットのタイミング補正を用いる高速データキャプチャ方法および装置ならびにメモリデバイス

発明者： キース, ブレント
出願人/特許権者： マイクロン・テクノロジー・インコーポレーテッド
代理人 (1件)： 山本 秀策
公報種別：公表公報
出願番号（国際出願番号）：特願2000-585774
公開番号（公開出願番号）：特表2002-531966
出願日： 1999年11月24日
公開日（公表日）： 2002年09月24日
要約：

【要約】バスキャプチャ回路は、バスのラインに与えられるデジタル信号をキャプチャする。バスキャプチャ回路は、外部クロック信号に応答して、内部クロック信号を発生するクロック遅延回路を含む。内部クロック信号は、複数のラッチをクロックするように与えられる。各ラッチは、クロック遅延回路からの内部クロック信号に応答して入力端子に与えられるデジタル信号をラッチする。バスキャプチャ回路は、複数の信号遅延回路をさらに含み、バスラインとラッチの入力端子との間に接続されている。各信号遅延回路は、対応するバスラインに与えられるデジタル信号に対しての遅延時間を有する遅延デジタル信号を発生して、遅延デジタル信号を対応するラッチの入力端子に対して与える。制御回路は、信号遅延回路の入力に与えられるデジタル信号のデータアイの関数として各信号遅延回路の遅延時間を調節する

請求項（抜粋）：

複数のラインを含むバスに与えられるデジタル信号をキャプチャする方法であって、各ラインがラッチに接続されおり、該方法は、 複数のデジタル信号を該バスに与える工程であって、各デジタル信号が各ラインに与えられる工程と、 該与えられた複数のデジタル信号を遅延させる工程であって、各デジタル信号が、他の全てのデジタル信号の遅延時間から独立した遅延時間だけ遅延される工程と、 該遅延されたデジタル信号の各々を、対応するラッチに与える工程と、 該デジタル信号の各々を、クロック信号に応答する該対応するラッチに格納する工程と、を包含する、方法。

IPC (7件)：

H04L 7/02 ,  G06F 1/12 ,  G06F 12/00 564 ,  G06F 12/00 597 ,  G06F 13/42 350 ,  G11C 11/407 ,  G11C 11/409

FI (7件)：

G06F 12/00 564 D ,  G06F 12/00 597 C ,  G06F 13/42 350 A ,  H04L 7/02 Z ,  G11C 11/34 362 S ,  G11C 11/34 354 R ,  G06F 1/04 340 D

Fターム (29件)：

5B060CC01 ,  5B077FF11 ,  5B077GG15 ,  5B077MM01 ,  5B077MM02 ,  5K047AA08 ,  5K047BB04 ,  5K047BB12 ,  5K047GG09 ,  5K047GG45 ,  5K047MM28 ,  5K047MM36 ,  5M024AA44 ,  5M024BB27 ,  5M024BB33 ,  5M024BB34 ,  5M024DD01 ,  5M024DD59 ,  5M024DD83 ,  5M024EE29 ,  5M024GG01 ,  5M024JJ02 ,  5M024JJ35 ,  5M024JJ52 ,  5M024LL01 ,  5M024PP01 ,  5M024PP02 ,  5M024PP07 ,  5M024PP10

引用特許：

審査官引用 (1件)

• データビット間スキュー調整回路
  公報種別：公開公報   出願番号：特願平8-321967   出願人：日本電気株式会社