特許

J-GLOBAL ID：200903066188762529

シンクロナスDRAM

発明者： 田口 宏幸
出願人/特許権者： 三洋電機株式会社
代理人 (1件)： 岡田 敬
公報種別：公開公報
出願番号（国際出願番号）：特願平7-167516
公開番号（公開出願番号）：特開平9-022592
出願日： 1995年07月03日
公開日（公表日）： 1997年01月21日
要約：

【要約】【目的】 シンクロナスDRAMにおけるデータ転送の高速化を目的とする。【構成】 基準クロックCLK の立下がり/立上がりに同期してON/OFFし、外部からのデータ又はコマンドA,B,C を入力バッファB11,B12,B13 に転送する第1のスイッチング素子Q11,Q12,Q13 と、データ又はコマンドA,B,C のレベル変換をする入力バッファB11,B12,B13 と、レベル変換されたデータ又はコマンドA,B,C をデコードするデコーダCDと、基準クロックCLK の立上がり/立下がりに同期してON/OFFし、デコーダCDによってデコードされたデータ又はコマンドA,B,C を内部回路に転送する第2のスイッチング素子Q14,Q15,Q16 とを有すること。

請求項（抜粋）：

基準クロックの立下がり/立上がりに同期してON/OFFし、外部からのデータ又はコマンドを入力バッファに転送する第1のスイッチング素子と、前記データ又はコマンドのレベル変換をする入力バッファと、レベル変換された前記データ又はコマンドをデコードするデコーダと、前記基準クロックの立上がり/立下がりに同期してON/OFFし、前記デコーダによってデコードされた前記データ又はコマンドを内部回路に転送する第2のスイッチング素子とを有することを特徴とするシンクロナスDRAM。

引用特許：

審査官引用 (2件)

• 特開平4-085792
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平5-314463   出願人：株式会社日立製作所, 日立超エル・エス・アイ・エンジニアリング株式会社