絶縁ゲ-ト形バイポ-ラトランジスタ

発明者：
出願人/特許権者：
代理人 (1件)：高野則次
公報種別：公開公報
出願番号（国際出願番号）：特願平10-131235
公開番号（公開出願番号）：特開2000-004017
出願日： 1998年04月24日
公開日（公表日）： 2000年01月07日
要約：

【要約】【課題】 IGBTにおいて、オン電圧の低減化とスイッチング損失の低減化との両方を高水準に達成することができなかった。【解決手段】エミッタ領域21とベース領域20とドリフト領域19とコレクタ領域とエミッタ電極12とゲート電極13とコレクタ電極14を有するIGBTにおいて、コレクタ領域をp+ 形の第1のコレクタ領域16とp形の第2のコレクタ領域17とn+ 形の第3のコレクタ領域18とで構成する。半導体基体11の下面11bに第1及び第3のコレクタ領域16、18を露出させる。p形の第2のコレクタ領域17はn形のドリフト領域19とn+ 形の第3のコレクタ領域18との間に配置させると共にp+ 形の第1のコレクタ領域16に接続する。

請求項（抜粋）：

第1及び第2の主面(11a、11b)を有する半導体基体(11)と、前記半導体基体(11)の前記第1の主面(11a)上に選択的に設けられた絶縁膜(15)と、前記半導体基体(11)の前記第1の主面(11a)上に設けられたエミッタ電極(12)と、前記絶縁膜(15)の上に設けられたゲート電極(13)と、前記半導体基体(11)の前記第2の主面(11b)に設けられたコレクタ電極(14)とを備えた絶縁ゲート形バイポーラトランジスタであって、前記半導体基体(11)が、第1導電形の第1のコレクタ領域(16)と、第1導電形であり且つ前記第1のコレクタ領域(16)よりも低い不純物濃度を有している第2のコレクタ領域(17又は17 ́)と、第1導電形と反対の第2導電形の第3のコレクタ領域(18)と、第2導電形のドリフト領域(19)と、第1導電形のベース領域(20)と、第2導電形のエミッタ領域(21)とを有し、前記エミッタ領域(21)は前記半導体基体(11)の前記第1の主面(11a)に露出するように配置され、前記ベース領域(20)は前記エミッタ領域(21)の前記第1の主面(11a)に露出している部分以外の部分を包囲するように前記エミッタ領域(21)に隣接配置され、前記ドリフト領域(19)は前記ベース領域(20)の前記第1の主面(11a)に露出している部分以外の部分を包囲するように前記ベース領域(20)に隣接配置され、前記第1及び第3のコレクタ領域(16、18)は前記半導体基体(11)の前記第2の主面(11b)に露出するように配置され、前記第2のコレクタ領域(17又は17 ́)は前記ドリフト領域(19)と前記第3のコレクタ領域(18)との間に配置され且つ前記第1のコレクタ領域(16)に接続され、前記第1のコレクタ領域(16)が露出している前記第2の主面(11b)を基準にした前記第1のコレクタ領域(16)の深さは、前記第2及び第3のコレクタ領域(17又は17 ́、18)の深さよりも浅く設定され、前記エミッタ電極(12)は前記エミッタ領域(21)と前記ベース領域(20)とに接続され、前記絶縁膜(15)は前記半導体基体(11)の前記第1の主面(11a)上の少なくとも前記ベース領域(20)の前記エミッタ領域(21)と前記ドリフト領域(19)との間の表面を覆うように配置され、前記ゲート電極(13)は前記ベース領域(20)の前記エミッタ領域(21)と前記ドリフト領域(19)との間の部分の表面を前記絶縁膜(15)を介して覆うように配置され、前記コレクタ電極(14)は前記第1及び第3のコレクタ領域(16、18)に接続されていることを特徴とする絶縁ゲート形バイポーラトランジスタ。

引用特許：

審査官引用 (3件)

特開平4-003981
半導体装置
公報種別：公開公報出願番号：特願平3-315691 出願人：富士電機株式会社
特開平4-003981

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