特許
J-GLOBAL ID：200903066471014350

メモリシステム、データ転送方法

発明者：
渡辺 晋平

渡辺 晋平 について

, 
砂永 登志男

砂永 登志男 について


出願人/特許権者：
インターナショナル・ビジネス・マシーンズ・コーポレイション

インターナショナル・ビジネス・マシーンズ・コーポレイション について


代理人 (1件)： 合田 潔 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平8-257127
公開番号（公開出願番号）：特開平10-111828
出願日： 1996年09月27日
公開日（公表日）： 1998年04月28日
要約：
【要約】【課題】 アクセスがどのバンクにどのような順番で行われたとしてもクロックパルス周波数に比べて実質的にバンド幅が低下することを未然に防止せしめ、読み出し動作のみならず、書き込み動作でもシームレスな動作が可能であるDRAMで構成されたメモリシステムを提供すること。【解決手段】 読み出し、書き込みにプリフェッチ機構を適用して、メモリアレイとデータを早期に分離し、メモリアレイ中で次の読み出しに必要な操作である活性化・プリフェッチ等の動作がアクセス速度の低下要因にならないようにする。アレイタイムコンスタントの2倍のデータをプレフェッチすることによって、単一バンク構成によりいかなるロウアクセスがなされてもシームレス動作を読み出し、書き込みの両方を同時に実現するものである。
請求項（抜粋）：
複数の記憶素子からなるメモリアレイと、外部からデータを入力するための入力データパスと、外部にデータを出力するための出力データパスと、上記メモリアレイと上記入力データパスに介在する入力データビット格納機構と、上記メモリアレイと上記出力データパスとに介在する出力データビット格納機構と、を有するメモリシステムであって、上記メモリアレイから読み出されたデータビットは上記出力データビット格納機構に保持され、上記出力データパスを介して外部に対して出力可能な状態にされるとともに、上記メモリアレイ中で次の読み出しに必要な操作が行われ、かつ、上記出力データビット格納手段と上記入力データビット格納手段とは独立に動作可能な、メモリシステム。
引用特許：
審査官引用 (4件)
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