不揮発性半導体記憶装置及びその製造方法

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出願人/特許権者：
代理人 (1件)：伊藤洋二 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平10-328560
公開番号（公開出願番号）：特開2000-150683
出願日： 1998年11月18日
公開日（公表日）： 2000年05月30日
要約：

【要約】【課題】不揮発性半導体記憶装置の製造工程の削減を図る。【解決手段】フィールド絶縁膜2の上にコントロールゲート5を形成する。そして、絶縁膜7を介してコントロールゲート5の上にフローティングゲート10を形成する。このフローティングゲート10は、コントロールゲート5から第1ゲート膜8aの上まで至るように延設されるようにする。このような構成にすることで、EPROMと共にSi基板1の上に形成するキャパシタの下部電極6と共にコントロールゲート5を形成し、キャパシタの上部電極11と共にフローティングゲート10を形成する。また、EPROMと共にSi基板1の上に形成するMOSトランジスタのゲート酸化膜8bとEPROMの第1ゲート膜8aを同時に形成する。これにより、製造工程の削減を図ることができる。

請求項（抜粋）：

フローティングゲート(5)及びコントロールゲート(10)を有する2層ゲート構造の不揮発性メモリと、上部電極(11)及び下部電極(6)を有する2層構造のキャパシタと、1層ゲート構造の電界効果型トランジスタとを半導体基板(1)の上に形成してなる不揮発性半導体記憶装置の製造方法において、半導体基板のうち、前記不揮発性メモリを形成するメモリ領域と、前記キャパシタを形成するキャパシタ領域と、及び前記電界効果型トランジスタを形成するトランジスタ領域とを素子分離する工程と、前記半導体基板の上面に第1の電極層(4)を形成する工程と、前記第1の電極層をパターニングし、前記メモリ領域において前記コントロールゲートを形成すると共に、前記キャパシタ領域において前記下部電極を形成する工程と、前記コントロールゲート及び前記下部電極の表面に絶縁膜(7)を形成する工程と、前記半導体基板上に絶縁膜を形成することにより、前記メモリ領域において第1のゲート絶縁膜(8a)を形成すると共に、前記トランジスタ領域において第2のゲート絶縁膜(8b)を形成する工程と、前記コントロールゲート及び前記下部電極を含む前記半導体基板の上面に第2の電極層(9)を形成する工程と、前記第2の電極層をパターニングし、前記メモリ領域において前記コントロールゲートの上から前記第1のゲート絶縁膜に至る前記フローティングゲートを形成すると共に、前記キャパシタ領域において前記上部電極を形成し、さらに前記トランジスタ領域において前記第2のゲート絶縁膜の上にゲート電極(12)を形成する工程と、前記半導体基板の表層部のうち、前記フローティングゲートの両側及び前記ゲート電極の両側に、ソース、ドレインを形成する工程と、を含んでいることを特徴とする不揮発性半導体記憶装置の製造方法。

IPC (6件)：

H01L 21/8247 , H01L 29/788 , H01L 29/792 , H01L 27/115 , H01L 27/10 461 , H01L 27/10 481

FI (4件)：

H01L 29/78 371 , H01L 27/10 461 , H01L 27/10 481 , H01L 27/10 434

Fターム (26件)：

5F001AA23 , 5F001AA25 , 5F001AB02 , 5F001AB09 , 5F001AD62 , 5F001AF06 , 5F001AF07 , 5F001AG02 , 5F001AG17 , 5F001AG21 , 5F001AG40 , 5F001AH01 , 5F083EP13 , 5F083EP22 , 5F083GA21 , 5F083GA22 , 5F083GA28 , 5F083JA02 , 5F083JA32 , 5F083JA35 , 5F083JA39 , 5F083PR12 , 5F083PR21 , 5F083PR49 , 5F083PR53 , 5F083PR54

引用特許：

審査官引用 (2件)

特開平4-155959
半導体集積回路装置の製造方法
公報種別：公開公報出願番号：特願平3-168088 出願人：株式会社日立製作所

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