特許

J-GLOBAL ID：200903066575456550

不揮発性フラッシュメモリ

発明者： 葉 致▲かい▼ ,  陳 宏岳 ,  蔡 文哲 ,  盧 道政
出願人/特許権者： 旺宏電子股▲ふん▼有限公司
代理人 (2件)： 筒井 大和 ,  小塚 善高
公報種別：公開公報
出願番号（国際出願番号）：特願2004-098238
公開番号（公開出願番号）：特開2005-086197
出願日： 2004年03月30日
公開日（公表日）： 2005年03月31日
要約：

【課題】低消費電力、低減されたリーク問題、および単純なプロセスを伴った新規なフラッシュメモリ、新規なプログラミング方法、およびそのセンシングスキームを提供する。【解決手段】ワード線、第1のビット線、および第2のビット線を備えた不揮発性メモリセル200を動作させる方法は、メモリセル200をプログラミングする工程を有し、そのプログラミングする工程が、高い正電圧のバイアスを第1のビット線に印加し、接地バイアスを第2のビット線に印加し、高い負電圧のバイアスをワード線に印加することを備え、正帯電ホールが誘電体層を介してトラッピング層に突き抜けるようにする。【選択図】 図3

請求項（抜粋）：

ワード線、第1のビット線、および第2のビット線を備えた不揮発性メモリセルを動作させる方法であって、 前記方法は、前記メモリセルをプログラミングする工程を有し、 前記プログラミングする工程が、高い正電圧のバイアスを前記第1のビット線に印加し、 接地バイアスを前記第2のビット線に印加し、 高い負電圧のバイアスを前記ワード線に印加することを備え、 前記メモリセルが、制御ゲート、ソース領域、ドレイン領域、前記ソース領域と前記ドレイン領域との間で規定されるチャンネル領域、前記チャンネル領域の上に設けられるトラッピング層、および、前記トラッピング層と前記チャンネル領域との間に設けられる誘電体層を有し、前記制御ゲートが前記ワード線に対応し、前記ソースおよびドレインの一方が前記第1のビット線に対応し、前記ソースおよびドレインの他方が前記第2のビット線に対応し、 正帯電ホールが前記誘電体層を介して前記トラッピング層に突き抜けることを特徴とする不揮発性メモリセルの動作方法。

IPC (7件)：

H01L21/8247 ,  G11C16/02 ,  G11C16/04 ,  G11C16/06 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792

FI (6件)：

H01L29/78 371 ,  G11C17/00 611F ,  G11C17/00 634F ,  G11C17/00 622C ,  G11C17/00 612Z ,  H01L27/10 434

Fターム (27件)：

5B125BA02 ,  5B125CA02 ,  5B125CA19 ,  5B125DA09 ,  5B125DB11 ,  5B125DC11 ,  5B125EA04 ,  5B125EB04 ,  5B125EB09 ,  5B125EB10 ,  5B125FA06 ,  5F083EP18 ,  5F083EP77 ,  5F083ER07 ,  5F083ER11 ,  5F083ER22 ,  5F083ER30 ,  5F083GA15 ,  5F083JA32 ,  5F083JA35 ,  5F101BA45 ,  5F101BD02 ,  5F101BD10 ,  5F101BD33 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07

引用特許：

審査官引用 (4件)

• ツインNAND素子構造、そのアレイ動作およびその製造方法
  公報種別：公開公報   出願番号：特願2002-235666   出願人：ヘイロエルエスアイインコーポレイテッド
• 嵌入式フラッシュメモリ構造及び操作方法
  公報種別：公開公報   出願番号：特願2001-351045   出願人：力旺電子股ふん有限公司
• 不揮発性半導体記憶装置およびその動作方法
  公報種別：公開公報   出願番号：特願2000-180763   出願人：ソニー株式会社
• 不揮発性半導体記憶装置およびその製造方法
  公報種別：公開公報   出願番号：特願平6-219108   出願人：三菱電機株式会社