Pウェイ・セット・アソシエティブ・キャッシュ・メモリ構造

発明者： , ,
出願人/特許権者：
代理人 (1件)：頓宮孝一 (外4名)
公報種別：公開公報
出願番号（国際出願番号）：特願平5-051618
公開番号（公開出願番号）：特開平6-044799
出願日： 1993年03月12日
公開日（公表日）： 1994年02月18日
要約：

【要約】【目的】キャッシュ・メモリ構造に列冗長構成を効果的に実現する。【構成】キャッシュ・メモリ(33)のすべてのメモリ・サブアレイ(34-1・・・)に共通の単一予備サブアレイ(34′-1)により与えられた冗長構成に完全に寄与する冗長リード・バス(37)を使用する。冗長センス増幅器(35′-1・・・)は冗長リード・バス(37)に点在され、4ウェイ・セット・アソシエティブ・キャッシュ・メモリ構造の場合、正規センス増幅器(35-1・・・)は4つのリード・バス(36-0・・・)から構成される主リード・バス(36)に接続される。したがって、正規および冗長の32のデータは、正規および冗長センス増幅器の出力、すなわち主および冗長リード・バス各々上で同時に有効であり利用できる。

請求項（抜粋）：

少なくとも1ワード幅構成のメモリ・サブアレイ(34-1)を含む列アドレスより遅れたサイクル時間の後部で遅延選択信号(LS0・・・LS(n-1);P=2n )が得られ、Mビット(LSB・・・MSB)のqワードに配列された複数のメモリ・セル列(N1)と、P個のメモリ・リード・バス(36-0・・・36-(P-1))とを備え、各メモリ・リード・バスは、Mビット・メモリ・データ・セット(SET0=LSB0・・・MSB0;・・・SET(P-1)=LSB(P-1)・・・MSB(P-1))を転送し、メモリ・サブアレイ(34-1)の各列は、P個のメモリ・データ・セットがメモリ・リード・バスに得られるように、第一の制御信号セット(BD-1・・・)によりイネーブルまたはディスエーブルされるセンス増幅器(35-1・・・)を経ての、関係するビット重みとデータ・セットとに従って前記メモリ・リード・バスに接続される、Pウェイ・セット・アソシエティブ・キャッシュ・メモリ構造において、Mビット冗長データ・セット(SETR=LSBR・・・MSBR)を転送する単一冗長リード・バス(37)と、Mビットのrワードに配列された多数(N1′)の冗長セルを有する予備サブアレイとを備え、予備サブアレイの各列は、冗長データ・セット(SETR)が前記メモリ・リード・バス上に得られるように、第二の制御信号セット(RE-1・・・)によりイネーブルまたはディスエーブルされるセンス増幅器(35′-1・・・)を経ての、関係するビット重みに従って前記冗長リード・バスに接続され、デコーダ回路(40)によりデコードされた後、遅延選択信号(LS0・・・)から取り出される信号によって制御され、かつ、追加のインヒビット入力(INH)が与えられる、M個の制御1/Pマルチプレクサ要素(39-0・・・39-(M-1))を備え、各マルチプレクサ要素の入力は、関連するビット重みとデータ・セットに従って、前記メモリ・リード・バスと前記冗長リード・バスに接続されて、選択ワードを出力し、ひとたび冗長データ・セットが選択されると、前記インヒビット信号(INH)を生成するためにORがとられる基本インヒビット信号(INH-1・・・)を生成する、メモリ・サブアレイにおいて修復される列の数に依存する少なくとも1個の論理回路(42-1・・・)を備える、ことを特徴とするPウェイ・セット・アソシエティブ・キャッシュ・メモリ構造。

IPC (3件)：

G11C 29/00 301 , G06F 12/08 , G11C 11/413

引用特許：

審査官引用 (2件)

LNG供給装置
公報種別：公開公報出願番号：特願平3-246920 出願人：スズキ株式会社
ガスエンジン発電機
公報種別：公開公報出願番号：特願平3-323899 出願人：三菱重工業株式会社

前のページに戻る