特許
J-GLOBAL ID：200903067172842286

テスト回路および半導体記憶装置

発明者：
桑原 雅嗣

桑原 雅嗣 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-065106
公開番号（公開出願番号）：特開2002-269998
出願日： 2001年03月08日
公開日（公表日）： 2002年09月20日
要約：
【要約】【課題】 DRAMのメモリセルのテストを行ったときに、読み出しおよび書き込みが適切に行われなかったメモリセルを特定できるテスト装置を提供する。【解決手段】 テスト時に、テストデータを書き込む単数のメモリセルを選択する書き込み側選択回路4n と、テストデータを読み出すメモリセルとして、書き込み側選択回路4n で選択されたメモリセルを選択し、前記選択したメモリセルに書き込むテストデータと、当該テストデータを前記選択したメモリセルから読み出して得られたテストデータとを比較し、当該比較の結果を出力する読み出し側選択回路6n とを有する。
請求項（抜粋）：
複数のメモリセルにデータを記憶する半導体記憶装置の前記メモリセルのテストを行うテスト回路において、テストモードであるか否かを検出するテストモード検出回路と、前記テストモードであると検出された場合に、テストデータを書き込む単数のメモリセルを選択する第1の選択回路と、テストデータを読み出すメモリセルとして、前記第1の選択回路で選択されたメモリセルを選択する第2の選択回路と、前記選択したメモリセルに書き込むテストデータと、当該テストデータを前記選択したメモリセルから読み出して得られたテストデータとを比較し、当該比較の結果を出力する比較回路とを有するテスト回路。
IPC (4件)：
G11C 29/00 671 ,  G01R 31/28 ,  G06F 12/16 330 ,  G11C 11/401
FI (5件)：
G11C 29/00 671 Z ,  G06F 12/16 330 A ,  G01R 31/28 B ,  G01R 31/28 V ,  G11C 11/34 371 A
Fターム (33件)：
2G132AA08 ,  2G132AC03 ,  2G132AD06 ,  2G132AE11 ,  2G132AE14 ,  2G132AE18 ,  2G132AG02 ,  2G132AH01 ,  2G132AK20 ,  2G132AL12 ,  5B018GA03 ,  5B018HA01 ,  5B018JA24 ,  5B018NA02 ,  5B018QA13 ,  5L106AA01 ,  5L106DD11 ,  5L106EE02 ,  5M024AA40 ,  5M024BB10 ,  5M024BB12 ,  5M024BB30 ,  5M024DD20 ,  5M024DD62 ,  5M024DD63 ,  5M024DD80 ,  5M024MM04 ,  5M024MM10 ,  5M024PP01 ,  5M024PP02 ,  5M024PP03 ,  5M024PP07 ,  5M024PP10
引用特許：
審査官引用 (10件)
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