メモリ内蔵半導体集積回路のテスト方法

発明者：
出願人/特許権者：
代理人 (1件)：梅田勝
公報種別：公開公報
出願番号（国際出願番号）：特願平9-107291
公開番号（公開出願番号）：特開平10-302499
出願日： 1997年04月24日
公開日（公表日）： 1998年11月13日
要約：

【要約】【課題】比較的簡単なBIST回路の変更と外部回路の追加で、メモリBISTによる冗長救済を実現する。【解決手段】メモリ内蔵半導体集積回路ED2をテストするために、外部に、フェイルメモリFM1やアドレスジェネレータAG1より成る冗長救済判定回路RP1を設けると共に、半導体集積回路ED2のメモリBIST回路MB2から上記冗長救済判定回路RP1に対して、クロックCK2、スタート信号ST2、エラー信号BFnを発生させ、冗長救済判定回路RP1において、これらの信号を基に、メモリBISTの発生アドレスをエミュレートし、フェイルメモリFM1にエラーの発生したアドレスの情報を記憶させる。テスト終了時に、冗長救済判定回路RP1のフェイルメモリFM1のデータを外部のロジックテスタLT1に出力し、ロジック部LG2のテスト結果と併せて半導体集積回路ED2の良否を総合判定すると共に、冗長救済に必要なデータを作成する。

請求項（抜粋）：

メモリと、該メモリの自己テスト回路とを有するメモリ内蔵半導体集積回路に於ける上記メモリのテスト方法であって、上記自己テスト回路において出力されるクロック信号、スタート信号、及びエラー信号を上記半導体集積回路外部に出力させる手段と、上記半導体集積回路に接続され、上記各信号を受けて、上記自己テスト回路の発生アドレスをエミュレートし、不良発生アドレスの情報を内蔵フェイルメモリに記憶させる冗長救済判定回路とを設けて成ることを特徴とする、メモリ内蔵半導体集積回路のテスト方法。

IPC (3件)：

G11C 29/00 655 , G11C 29/00 671 , G01R 31/28

FI (4件)：

G11C 29/00 655 Z , G11C 29/00 671 B , G01R 31/28 B , G01R 31/28 V

引用特許：

出願人引用 (6件)

特開平4-302899
特開平4-114400
半導体記憶装置
公報種別：公開公報出願番号：特願平4-199583 出願人：富士通株式会社

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審査官引用 (3件)

特開平4-302899
特開平4-114400
半導体記憶装置
公報種別：公開公報出願番号：特願平4-199583 出願人：富士通株式会社

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