集積回路装置の診断手順

発明者：
出願人/特許権者：
代理人 (1件)：笹島富二雄 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-349885
公開番号（公開出願番号）：特開平10-222393
出願日： 1997年12月19日
公開日（公表日）： 1998年08月21日
要約：

【要約】アドレス通信パスを介して命令ポインタレジスタの内容を受信するように接続されるとともに、CPUの通常作動が診断目的のために中断されるブレークポイントアドレスを保持するブレークポイントレジスタを有し、更に、ブレークポイントアドレスを命令ポインタレジスタの内容と比較して、マッチした時にブレークポイント信号パス上のブレークポイント信号を出力する比較回路を有する単一チップ集積回路装置のオン-チップブレークポイントユニットが開示される。オン-チップブレークポイントユニットはまた、中断した後のCPUの通常作動の再開に関する前記次の命令のためのブレークポイント信号の発生を禁止する回路を含んで構成される。更に、特に診断手順を実行するための、土地CPUの通常作動を中断する方法が開示される。

請求項（抜粋）：

メモリから命令を取出して実行する取出し及び実行回路と、次に実行される命令のメモリ内のアドレスを保持する命令ポインタレジスタと、を含んで構成されるオン-チップCPUと、CPUを前記メモリにアクセスさせる、CPUに接続されたバスと、アドレス通信パスを介して命令ポインタレジスタの内容を受信するように接続されるとともに、CPUの通常作動が診断目的のために中断されるブレークポイントアドレスを保持するブレークポイントレジスタを有し、更に、ブレークポイントアドレスを命令ポインタレジスタの内容と比較して、マッチした時にブレークポイント信号パス上のブレークポイント信号を出力する比較回路を有するオン-チップブレークポイントユニットと、ブレークポイント信号パスに接続され、ブレークポイント信号を受信した時にCPUの通常作動を中断するように配置されたオン-チップ制御ロジックと、を含んで構成され、前記オン-チップブレークポイントユニットが、中断した後のCPUの通常作動の再開に関する前記次の命令のためのブレークポイント信号の発生を禁止する回路を含んで構成されることを特徴とする単一チップ集積回路装置。

IPC (2件)：

G06F 11/22 340 , G06F 11/28 315

FI (2件)：

G06F 11/22 340 C , G06F 11/28 315 A

引用特許：

審査官引用 (4件)

マイクロプロセッサ
公報種別：公開公報出願番号：特願平6-176887 出願人：フィリップスエレクトロニクスネムローゼフェンノートシャップ
マイクロプロセッサ及びデバッグシステム
公報種別：公開公報出願番号：特願平7-341675 出願人：日本ヒューレット・パッカード株式会社, 株式会社東芝
特開昭63-155336

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