特許

J-GLOBAL ID：200903067448146785

半導体メモリ装置

発明者： 知識 茂雄
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 若林 忠
公報種別：公開公報
出願番号（国際出願番号）：特願平5-274140
公開番号（公開出願番号）：特開平7-130168
出願日： 1993年11月02日
公開日（公表日）： 1995年05月19日
要約：

【要約】【目的】 半導体メモリ装置において、記憶容量増大に伴うワード線立ちあげ時の負荷容量増大によるワード線立ち上がり速度の低下、消費電流の増加を防ぐ。【構成】 ワード線駆動電流供給回路RAG1はワード線駆動回路WD1a,WD1cに対してワード線駆動電流供給信号RA01を、ワード線駆動回路WD1b,WD1dに対してワード線駆動電流供給信号RA11を供給する。同時に、ワード線駆動電流供給回路RAG2はワード線駆動回路WD2a,WD2c,WD2b,WD2dに対してワード線駆動電流供給信号RA02,RA12を、ワード線駆動電流供給回路RAG3はワード線駆動回路WD3a,WD3c,WD3b,WD3dに対してワード線駆動電流供給信号RA03,RA13を、ワード線駆動電流供給回路RAG3はワード線駆動回路WD4a,WD4c,WD4b,WD4dに対してワード線駆動電流供給信号RA04,RA14を供給する。

請求項（抜粋）：

行および列状に配置された複数のメモリセルからなるメモリセルアレイであって、上位ロウアドレスで選択される複数のブロックに分割され、さらにワード線方向に複数のサブブロックに分割されたメモリセルアレイと、前記複数のメモリセルアレイの1行を選択する複数のワード線と、前記メモリセルアレイの1列が接続される複数のビット線と、各サブロックに対応して設けられ、ビット線のデータを増幅するためのセンスアンプと、全てのサブロックそれぞれに設けられたワード線駆動回路と、各ブロックのワード線駆動回路を選択する行デコーダと、前記複数のブロックのいずれかを選択する上位ロウアドレスの全て、あるいは一部が入力されて、選択的に活性化され、前記ワード線駆動回路にワード線駆動用電流を供給する複数のワード線駆動電流供給回路とを有し、同じ列方向のワード線駆動回路には少なくとも2本の信号線によってワード線駆動電流が供給される半導体メモリ装置。

引用特許：

審査官引用 (3件)

• 半導体メモリ装置
  公報種別：公開公報   出願番号：特願平4-000038   出願人：日本電気株式会社
• 特開平4-243089
  
• 特開平4-318392