特許
J-GLOBAL ID：200903067585653678

半導体装置およびその製造方法

発明者：
三島 康由

三島 康由 について

, 
倉橋 輝雄

倉橋 輝雄 について

, 
坂本 学

坂本 学 について


出願人/特許権者：
富士通株式会社

富士通株式会社 について


代理人 (1件)： 服部 毅巖
公報種別：公開公報
出願番号（国際出願番号）：特願2006-087482
公開番号（公開出願番号）：特開2007-266188
出願日： 2006年03月28日
公開日（公表日）： 2007年10月11日
要約：
【課題】適切な仕事関数を有しかつ低抵抗なメタルゲート電極を備えたCMOSトランジスタを形成する。【解決手段】nMOSFET10のメタルゲート電極12を、HfN層12aおよび金属層12b,12cの3層構造とし、pMOSFET20のメタルゲート電極22を、HfN層22a、Nドープ金属層22bおよび金属層22cの3層構造とする。各メタルゲート電極12,22の最下層のHfN層12a,22aのN濃度、および中層の金属層12bとNドープ金属層22bのN濃度の関係を調整して、仕事関数を適切に制御すると共に、各メタルゲート電極12,22の最上層に低抵抗の金属層12c,22cを設け、その低抵抗化を図る。これにより、仕事関数制御のために最下層および中層にNが導入されている場合でも、最上層の低抵抗層によって低抵抗コンタクトが確保されるようになる。【選択図】図1
請求項（抜粋）：
メタルゲート電極を備える相補型の半導体装置において、 導電層が積層された構造を有しnMOSFETとpMOSFETとでN濃度が異なる仕事関数制御層と、 前記仕事関数制御層上に形成され前記仕事関数制御層を低抵抗化する低抵抗層と、 を有するメタルゲート電極を備えることを特徴とする半導体装置。
IPC (5件)：
H01L 21/823 ,  H01L 27/092 ,  H01L 21/28 ,  H01L 29/423 ,  H01L 29/49
FI (3件)：
H01L27/08 321D ,  H01L21/28 301R ,  H01L29/58 G
Fターム (29件)：
4M104AA01 ,  4M104AA09 ,  4M104BB29 ,  4M104BB39 ,  4M104CC05 ,  4M104DD37 ,  4M104DD42 ,  4M104DD43 ,  4M104DD56 ,  4M104DD79 ,  4M104DD83 ,  4M104EE03 ,  4M104FF18 ,  4M104GG09 ,  4M104GG10 ,  4M104GG14 ,  4M104HH16 ,  5F048AC03 ,  5F048BA01 ,  5F048BA16 ,  5F048BB08 ,  5F048BB09 ,  5F048BB10 ,  5F048BB11 ,  5F048BB13 ,  5F048BB14 ,  5F048BC06 ,  5F048BG13 ,  5F048DA25
引用特許：
出願人引用 (2件) 審査官引用 (2件)

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