CMOS半導体素子およびその形成方法

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出願人/特許権者：
代理人 (1件)：大貫進介 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-182673
公開番号（公開出願番号）：特開2000-031296
出願日： 1999年06月29日
公開日（公表日）： 2000年01月28日
要約：

【要約】【課題】仕事関数が異なるゲート電極を有することにより素子性能の最適化を図ったCMOS素子を提供する。【解決手段】一実施例では、半導体基板上のゲート誘電体層(14,16)上に、金属層(18)を形成する。金属層(18)の一部分をマスクするように、マスキング層(20)にパターニングを行う。金属層(18)の露出部分を窒化し、導電性窒化物層(24)を形成する。マスキング層(20)を除去し、導電性窒化物層(24)にパターニングを行い、第1仕事関数値を有する第1ゲート電極(23)を形成する。導電層(18)にパターニングを行い、第1仕事関数値とは異なる第2仕事関数値を有する第2ゲート電極(25)を形成する。

請求項（抜粋）：

半導体素子の形成方法であって、半導体基板を用意する段階であって、第1導電型の第1領域と第2導電型の第2領域とを有する前記半導体基板を用意する段階;前記半導体基板上に導電層を形成する段階であって、前記第1領域上に第1部分を有し前記第2領域上に第2部分を有する前記導電層を形成する段階;前記導電層の前記第1部分を窒化し、前記第1領域上に導電性窒化物層を形成する段階;前記導電性窒化物層にパターニングを行い、前記第1領域上に第1ゲート電極を形成する段階;および前記導電層にパターニングを行い、前記第2領域上に第2ゲート電極を形成する段階;から成ることを特徴とする方法。

IPC (4件)：

H01L 21/8238 , H01L 27/092 , H01L 29/43 , H01L 29/78

FI (4件)：

H01L 27/08 321 D , H01L 29/46 R , H01L 29/62 G , H01L 29/78 301 G

引用特許：

審査官引用 (7件)

半導体装置の製法
公報種別：公開公報出願番号：特願平10-242059 出願人：テキサスインスツルメンツインコーポレイテツド
ゲート電極の形成方法
公報種別：公開公報出願番号：特願平7-025220 出願人：ソニー株式会社
半導体装置
公報種別：公開公報出願番号：特願平8-320969 出願人：株式会社半導体エネルギー研究所

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