特許
J-GLOBAL ID:200903067784686151
薄膜トランジスタ基板及びその製造方法
発明者:
,
出願人/特許権者:
代理人 (1件):
特許業務法人共生国際特許事務所
公報種別:公開公報
出願番号(国際出願番号):特願2006-183068
公開番号(公開出願番号):特開2007-053343
出願日: 2006年07月03日
公開日(公表日): 2007年03月01日
要約:
【課題】工程効率に優れた薄膜トランジスタ基板及びその製造方法を提供する。【解決手段】遮断膜上に形成されチャンネル領域両側に隣接した第1導電型低濃度ドーピング領域と第1導電型低濃度ドーピング領域に隣接した第1導電型ソース/ドレイン領域を含む第1半導体層と第1半導体層上に形成される第1ゲート絶縁膜と第1ゲート絶縁膜上に形成され第1半導体層内に形成されたチャンネル領域と低濃度ドーピング領域と重畳する第2ゲート絶縁膜と第2ゲート絶縁膜上に形成される第1ゲート電極とを含む第1導電型MOSトランジスタと、遮断膜上に形成されチャンネル領域両側に隣接した第2導電型ソース/ドレイン領域を含む第2半導体層と第2半導体層上に形成された第1ゲート絶縁膜と第1ゲート絶縁膜上に形成され第2半導体層と重畳する第2ゲート絶縁膜と第2ゲート絶縁膜上に形成される第2ゲート電極とを含む第2導電型MOSトランジスタとを有する。【選択図】 図2
請求項(抜粋):
遮断膜上に形成され、チャンネル領域両側に各々隣接した第1導電型低濃度ドーピング領域及び前記第1導電型低濃度ドーピング領域に各々隣接した第1導電型ソース/ドレイン領域を含む第1半導体層と、該第1半導体層上に形成される第1ゲート絶縁膜と、該第1ゲート絶縁膜上に形成され、前記第1半導体層内に形成された前記チャンネル領域及び前記低濃度ドーピング領域と重畳される第2ゲート絶縁膜と、該第2ゲート絶縁膜上に形成される第1ゲート電極とを含む第1導電型MOSトランジスタと、
遮断膜上に形成され、チャンネル領域両側に各々隣接した第2導電型ソース/ドレイン領域を含む第2半導体層と、該第2半導体層上に形成された第1ゲート絶縁膜と、該第1ゲート絶縁膜上に形成され、前記第2半導体層と重畳される第2ゲート絶縁膜と、該第2ゲート絶縁膜上に形成される第2ゲート電極とを含む第2導電型MOSトランジスタとを有することを特徴とする薄膜トランジスタ基板。
IPC (5件):
H01L 29/786
, H01L 21/336
, H01L 27/08
, H01L 21/823
, H01L 27/092
FI (7件):
H01L29/78 613A
, H01L29/78 617U
, H01L29/78 616A
, H01L29/78 626C
, H01L29/78 616L
, H01L27/08 331E
, H01L27/08 321D
Fターム (54件):
5F048AA09
, 5F048AC04
, 5F048BA16
, 5F048BB09
, 5F048BB11
, 5F048BB16
, 5F048BC06
, 5F048BC16
, 5F048BF02
, 5F048BF07
, 5F048BF11
, 5F048BF16
, 5F110AA16
, 5F110BB02
, 5F110BB04
, 5F110CC02
, 5F110DD02
, 5F110DD03
, 5F110DD04
, 5F110DD13
, 5F110DD14
, 5F110DD30
, 5F110EE03
, 5F110EE04
, 5F110EE06
, 5F110EE22
, 5F110EE23
, 5F110EE43
, 5F110FF02
, 5F110FF03
, 5F110FF05
, 5F110FF09
, 5F110FF12
, 5F110FF27
, 5F110GG02
, 5F110GG13
, 5F110GG42
, 5F110HJ01
, 5F110HJ13
, 5F110HL03
, 5F110HL04
, 5F110HL06
, 5F110HL11
, 5F110HL22
, 5F110HM03
, 5F110HM15
, 5F110NN02
, 5F110NN72
, 5F110NN73
, 5F110PP01
, 5F110PP03
, 5F110QQ02
, 5F110QQ05
, 5F110QQ11
引用特許: