特許

J-GLOBAL ID：200903067833483873

ダイナミックRAM

発明者： 藤井 康宏
出願人/特許権者： 富士通株式会社
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平7-197206
公開番号（公開出願番号）：特開平9-045879
出願日： 1995年08月02日
公開日（公表日）： 1997年02月14日
要約：

【要約】【課題】チップ面積の低減化と、ビット線トランスファ回路の制御の簡略化とを図る。【解決手段】各ブロックの左側のセルアレイ領域と右側のセルアレイ領域との間に、シェアード型のセンスアンプを二列、リラックスト・センスアンプ方式で配列すると共に、ビット線トランスファ回路を各セルアレイ領域の片側の端部の外側に配列し、ビット線トランスファ信号線を各セルアレイ領域の片側の端部の外側に配線する。

請求項（抜粋）：

第1、第2のセルアレイ領域の間に、前記第1、第2のセルアレイ領域の奇数列又は偶数列のビット線を対象とする第1のセンスアンプ列と、前記第1、第2のセルアレイ領域の前記第1のセンスアンプ列が対象としない列のビット線を対象とする第2のセンスアンプ列とを、前記第1のセンスアンプ列が前記第1のセルアレイ領域側に配置され、前記第2のセンスアンプ列が前記第2のセルアレイ領域側に配置されるように配置すると共に、前記第1のセンスアンプ列と前記第1のセルアレイ領域との間に、前記第1のセルアレイ領域のビット線を前記第1、第2のセンスアンプ列のセンスアンプに接続する第1のビット線トランスファ回路列を配置し、前記第2のセンスアンプ列と前記第2のセルアレイ領域との間に、前記第2のセルアレイ領域のビット線を前記第1、第2のセンスアンプ列のセンスアンプに接続する第2のビット線トランスファ回路列を配置してなる複数の領域をビット線の延在方向に配列している部分を有していることを特徴とするダイナミックRAM。

IPC (4件)：

H01L 27/108 ,  H01L 21/8242 ,  G11C 11/41 ,  G11C 11/401

FI (4件)：

H01L 27/10 681 G ,  G11C 11/34 345 ,  G11C 11/34 371 K ,  H01L 27/10 681 E

引用特許：

審査官引用 (1件)

• ダイナミック型半導体記憶装置
  公報種別：公開公報   出願番号：特願平6-043883   出願人：株式会社東芝