電気的にプログラム可能な読出し専用メモリーセルを備えたモノリシック集積回路構造体

発明者： , ,
出願人/特許権者：
代理人 (1件)：石田敬 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-311870
公開番号（公開出願番号）：特開平7-254687
出願日： 1994年12月15日
公開日（公表日）： 1995年10月03日
要約：

【要約】【目的】集積回路に関し、EPROMセルを少なくとも1つ備えた混合型集積回路をそのために特別な加工ステップを付加することなく生成することができる集積回路構造体を提供する。【構成】 1つのEPROMセルがアクティブエリア18を備えており、このエリアは、N- チャネルMOSトランジスタを収容するP型領域17を形成するのと同じ作業により形成される。同様にソース及びドレインの各領域は、上記トランジスタのソース領域及びドレイン領域31を形成するのと同じ作業により形成され、N+ 型領域からなる制御電極15は、各N+ 型埋込み領域を連絡する深い領域14を形成するのと同じ作業により形成され、更に、1つの導電材料層から構成されるフローティングゲート電極24は、当該集積回路内の上記トランジスタのゲート電極23を形成するのと同じ作業により形成される。

請求項（抜粋）：

電気的にプログラム可能な読出し専用メモリーセルを有し、半導体材料のチップ上で該チップの底面と前面との間にP型の基板(10)と、該P型の基板を覆うN- 型の層(11)とを備えて形成されるモノリシック集積回路構造体であって、前記P型の基板(10)と前記N- 型の層(11)との間に形成されたN+ 型の埋込領域(12)と、前記前面から前記N- 型の層(11)に向かって延び、これらの少なくとも幾つかが前記N+ 型の埋込領域(12)と連絡するように形成された深いN+ 型の領域(14,15) と、前記前面から前記N- 型の層に延びるP型の領域(16,17,18)と、前記前面から前記P型の領域(16,17,18)の少なくとも幾つかに向かって延び、MOSトランジスタのソース領域とドレイン領域とを提供する薄いN+ 型の領域(31)と、前記前面の選択された幾つかの部分に形成され、前記MOSトランスタのゲートアイソレーション部を提供するよう適応された絶縁材料の薄い層(22)と、前記薄い絶縁層上に延在し、前記MOSトランジスタのゲート電極を提供するよう適応された導電材料の層(22,24) と、前記前面を横切って延在し、絶縁材料の層(34)によって前記前面から絶縁されると共に、前記深い各N+ 型の領域(14,15) 及び前記薄いN+ 型の領域(31)の選択された各エリアとオーミック接触状態(35,35a,35b,35C)にある電気接続用の複数の金属層とを具備し;前記メモリーセルが、前記各P型の領域(18)の内の1つから形成されたアクティブ領域と、前記アクティブ領域内にあり、前記薄いN+ 型の領域(31)の対で形成されたソース及びドレインの各N+ 型の領域と、前記深い各N+ 型の領域(14,15) の内の1つから形成された制御電極(15)と、前記導電材料の各層(23,24) の内の1つから構成されており、前記メモリーセルのチャネルを形成する前記ソース及びドレインに於ける各N+ 型の領域間の前記アクティブエリアの当該部分上を前記絶縁材料の薄い層(22)の1つによって前記チャネルから分離されながら延びると共に、前記制御電極(15)を形成する前記深い各N+ 型の領域の選択された領域上を延びるフローティングゲート電極(24)と、前記制御電極(35c) 及び、前記金属パスの各部である前記ソース領域及びドレイン領域(35a,35b) に至る各電気接続部とを備えていることを特徴とするモノリシック集積回路構造体。

IPC (4件)：

H01L 27/115 , H01L 21/8247 , H01L 29/788 , H01L 29/792

FI (2件)：

H01L 27/10 434 , H01L 29/78 371

引用特許：

審査官引用 (4件)

サイリスタ回路
公報種別：公開公報出願番号：特願平4-210635 出願人：テキサスインスツルメンツインコーポレイテツド
特開平2-060170
特開平2-065275

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