特許
J-GLOBAL ID:200903067925266682
半導体素子収納用パッケージおよび半導体装置
発明者:
,
出願人/特許権者:
公報種別:公開公報
出願番号(国際出願番号):特願2004-373182
公開番号(公開出願番号):特開2006-179775
出願日: 2004年12月24日
公開日(公表日): 2006年07月06日
要約:
【課題】 ボンディングワイヤにおける反射損失を低減し、外部電気回路の特性に影響を与えることを防ぐ半導体素子収納用パッケージおよび半導体装置を提供すること。 【解決手段】 上面の中央部に半導体素子Sの搭載部1aを有するとともに搭載部1aの周辺に上面から下面にかけて形成された貫通孔1bを有する金属基板1と、貫通孔1bに挿通され、少なくとも下端部が貫通孔1bから突出するように封止材2を介して固定されるとともに上端部が半導体素子Sの電極に電気的に接続されるリード端子3とを具備している半導体素子収納用パッケージにおいて、金属基板1の上面で、貫通孔1bの近傍に、接地電位に接続された上、リード端子3の上端部と並んで立設される導電性の突起部7を形成した。【選択図】 図1
請求項(抜粋):
上面の中央部に半導体素子の搭載部を有するとともに該搭載部の周辺に前記上面から下面にかけて形成された貫通孔を有する金属基板と、前記貫通孔に挿通され、少なくとも下端部が前記貫通孔から突出するように封止材を介して固定されるとともに上端部が前記半導体素子の電極に電気的に接続されるリード端子とを具備している半導体素子収納用パッケージにおいて、前記金属基板の上面で、前記貫通孔の近傍に、接地電位に接続された上、前記リード端子の上端部と並んで立設される導電性の突起部を形成したことを特徴とする半導体素子収納用パッケージ。
IPC (2件):
FI (3件):
H01L23/02 H
, H01L23/02 F
, H01S5/022
Fターム (10件):
5F173MA02
, 5F173MB01
, 5F173MB05
, 5F173MC20
, 5F173MD05
, 5F173MD59
, 5F173MD62
, 5F173MD84
, 5F173ME03
, 5F173ME23
引用特許:
出願人引用 (1件)
-
半導体装置
公報種別:公開公報
出願番号:特願平6-269040
出願人:シャープ株式会社
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