特許
J-GLOBAL ID：200903067972562419
フラッシュメモリを搭載する記憶装置
発明者：
出願人/特許権者：
代理人 (1件)：
深見 久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平11-098019
公開番号（公開出願番号）：特開2000-293427
出願日： 1999年04月05日
公開日（公表日）： 2000年10月20日
要約：
【要約】【課題】 搭載するフラッシュメモリのセクタ容量より小容量のバッファメモリを使用することを可能にした、低コストの記憶装置を提供することである。【解決手段】 記憶装置がホストシステムより受けるメディアセクタアドレスの下位2ビットを、フラッシュメモリのセクタ内のカラムアドレスに対応するデータとして使用する。例えば、フラッシュメモリのセクタ容量が2048バイトで記憶装置のセクタ容量が512バイトである場合において、データ転送制御部8はメディアセクタアドレスの下位2ビット00、01、10,11が入力されるとそれぞれカラムアドレス0h、200h、400h、600hに対応するタイミングでバッファメモリからフラッシュメモリへのデータ転送を開始する。
請求項（抜粋）：
ホストシステムから外部書込アドレス信号と外部書込データとを受けてデータ記憶を行う書込モードを備える記憶装置であって、データ消去時には所定数のデータを保持するメモリ領域を最小単位とする一括消去が行われ、前記所定数のデータ長を単位として複数のデータの書込がなされるフラッシュメモリを備え、前記フラッシュメモリは、前記書込モードにおいて、内部書込アドレス信号を受けて、内部書込データに含まれる複数のデータを取込み保持し、前記書込モードにおいて、前記外部書込アドレス信号を受けて前記内部書込アドレス信号を発生し、前記外部書込データを受けて保持して前記外部書込データと前記外部書込アドレス信号とに基づいて前記内部書込データを出力するデータ入出力部をさらに備え、前記データ入出力部は、前記書込モードにおいて、前記ホストシステムから前記外部書込データおよび前記外部書込アドレス信号を受ける第1のインタフェイス部と、前記外部書込データの数以上で、かつ、前記内部書込データの数より少ない記憶容量を有し、前記書込モードにおいて前記第1のインタフェイス部から前記外部書込データを受け取る、バッファメモリと、前記書込モードにおいて、前記第1のインタフェイス部から前記外部書込アドレス信号を受けて前記内部書込アドレス信号を発生し、前記バッファメモリから読出した前記外部書込データに前記メモリ領域のデータ書換が生じない前記外部書込アドレス信号に対応するダミーデータを加えて前記内部書込データを発生する第2のインタフェイス部とを含む、フラッシュメモリを搭載する記憶装置。
Fターム (1件)：
引用特許：
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