特許
J-GLOBAL ID：200903067985990312

強誘電体メモリ装置

発明者：
野間 淳史

野間 淳史 について


出願人/特許権者：
松下電器産業株式会社

松下電器産業株式会社 について


代理人 (11件)： 前田 弘 ,  竹内 宏 ,  嶋田 高久 ,  竹内 祐二 ,  今江 克実 ,  藤田 篤史 ,  二宮 克也 ,  原田 智雄 ,  井関 勝守 ,  関 啓 ,  杉浦 靖也
公報種別：公開公報
出願番号（国際出願番号）：特願2006-301554
公開番号（公開出願番号）：特開2008-118028
出願日： 2006年11月07日
公開日（公表日）： 2008年05月22日
要約：
【課題】セルプレートとなる上部電極の低抵抗化を実現しながら、上部電極と強誘電体膜、又は上部電極と絶縁膜との剥離の発生を防止し、また、強誘電体容量素子の特性ばらつきの発生を抑制できる構造を有する強誘電体メモリ装置を提供する。【解決手段】強誘電体メモリ装置は、半導体基板100の上に形成された下部絶縁膜105、108、112と、ワード線方向及びビット線方向に配列された下部電極110、強誘電体膜111及び上部電極113からなる複数の強誘電体容量素子と、複数の強誘電体容量素子を覆う上部絶縁膜115とを備える。上部電極113は、複数の強誘電体容量素子に共有される共通上部電極を構成し、上部絶縁膜115は、共通上部電極に設けられた複数の開口部114を介して下部絶縁膜112と接合している。【選択図】図2
請求項（抜粋）：
半導体基板の上に形成された下部絶縁膜と、 前記下部絶縁膜の上に、ワード線方向及びビット線方向に配列され、且つ、各々が前記下部絶縁膜によって電気的に分離され、下部電極、強誘電体膜及び上部電極からなる複数の強誘電体容量素子と、 前記複数の強誘電体容量素子を覆うように形成された上部絶縁膜とを備え、 前記上部電極は、前記複数の強誘電体容量素子に共有される共通上部電極を構成し、 前記上部絶縁膜は、少なくとも前記共通上部電極に設けられた複数の開口部を介して、前記下部絶縁膜及び前記強誘電体膜のうちの少なくとも1つと接合している、強誘電体メモリ装置。
IPC (2件)：
H01L 21/824 ,  H01L 27/105
FI (1件)：
H01L27/10 444B
Fターム (23件)：
5F083AD21 ,  5F083FR02 ,  5F083FR03 ,  5F083GA11 ,  5F083GA27 ,  5F083JA13 ,  5F083JA17 ,  5F083JA38 ,  5F083JA39 ,  5F083JA43 ,  5F083JA56 ,  5F083KA01 ,  5F083KA05 ,  5F083KA19 ,  5F083LA01 ,  5F083LA12 ,  5F083LA16 ,  5F083LA19 ,  5F083MA05 ,  5F083MA06 ,  5F083MA17 ,  5F083MA20 ,  5F083NA01
引用特許：
出願人引用 (1件)

前のページに戻る

TOP

BOTTOM