同期遅延ラインを用いた遅延同期ループ回路

発明者：
出願人/特許権者：
代理人 (1件)：高月猛
公報種別：公開公報
出願番号（国際出願番号）：特願平8-351608
公開番号（公開出願番号）：特開平9-186584
出願日： 1996年12月27日
公開日（公表日）： 1997年07月15日
要約：

【要約】【課題】入力クロックに正確に同期したクロックを効果的に発生できるように構成された同期遅延ラインを用いるデジタル遅延同期ループ回路を提供する。【解決手段】入力クロックCLKを受けて基準クロックPCLK Mを出力する遅延バッファBDCと、基準クロックを遅延するメイン遅延器MDCと、メイン遅延器による遅延クロックD1を遅延する単位遅延器FUDを縦列接続した第1遅延ラインと、基準クロックを遅延する単位遅延器BUDを縦列接続した第2遅延ラインと、第1遅延ラインによる遅延クロックD1〜Dnと基準クロックとをそれぞれ位相比較し、位相の一致した遅延クロックに応じたエネーブル信号F1〜Fnを活性化させる遅延検出器DDCと、活性化したエネーブル信号によりオンして第2遅延ラインから出力されるクロックのいずれかを出力クロックPCLKとして伝送するスイッチ手段SWCと、から構成する。

請求項（抜粋）：

入力クロックを受けて基準クロックを出力する遅延バッファと、前記基準クロックを遅延するメイン遅延器と、該メイン遅延器による遅延クロックを所定時間ずつ遅延して多数の遅延クロックを出力する単位遅延器を縦列接続した第1遅延ラインと、前記基準クロックを所定時間ずつ遅延して多数のクロックを出力する単位遅延器を縦列接続した第2遅延ラインと、前記第1遅延ラインから出力される多数の遅延クロックと前記基準クロックとをそれぞれ位相比較し、位相の一致した遅延クロックに応じたエネーブル信号を活性化させる遅延位相比較検出手段と、その活性化したエネーブル信号によりオンして前記第2遅延ラインから出力される多数のクロックのうちのいずれかを出力クロックとして伝送するスイッチ手段と、から構成されることを特徴とする遅延同期ループ回路。

引用特許：

審査官引用 (1件)

半導体装置
公報種別：公開公報出願番号：特願平6-049569 出願人：富士通株式会社

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