特許
J-GLOBAL ID：200903046081564529
半導体装置
出願人/特許権者：
代理人 (1件)： 平戸 哲夫
公報種別：公開公報
出願番号（国際出願番号）：特願平6-049569
公開番号（公開出願番号）：特開平7-262076
出願日： 1994年03月18日
公開日（公表日）： 1995年10月13日
要約：
【要約】【目的】SDRAMなど、外部から供給されるクロックに同期して動作する半導体装置に関し、PLL回路を使用することなく、一定の範囲であれば、外部から供給されるサイクル時間が異なっても、セットアップ時間として同一時間を確保し、データ転送速度を異にする電子装置に広く適用することができるようにし、その利便性を高める。【構成】サイクル時間をクロックCLKと同一とし、立ち上がりのタイミングをクロックCLKよりも「10ns-クロックCLKのサイクル時間tCLK 」だけ早くする内部クロックINT-CLKをデータ出力回路12に供給する。
請求項（抜粋）：
外部から供給されるクロックの立ち上がり又は立ち下がりのタイミングで所定のパルス幅のワンショットパルスを発生するワンショットパルス発生回路と、このワンショットパルス発生回路から出力されるワンショットパルスを介して前記外部から供給されるクロックのサイクル時間を測定するサイクル時間測定回路と、このサイクル時間測定回路による測定結果及び前記ワンショットパルス発生回路から出力されるワンショットパルスに基づいて、サイクル時間を前記外部から供給されるクロックと同一とし、立ち上がり又は立ち下がりのタイミングを、前記外部から供給されるクロックよりも、所定の時間から前記外部から供給されるクロックのサイクル時間を減じた時間だけ早くする内部クロックを生成する内部クロック生成回路とを設けてなるデータ出力回路制御回路と、このデータ出力回路制御回路から出力される前記内部クロックが供給され、前記内部クロックの立ち上がり又は立ち下がりのタイミングから所定の遅延時間を経過してデータを出力するデータ出力回路とを設けて構成されていることを特徴とする半導体装置。
IPC (2件)：
引用特許：
Copyright (c) 2009 Japan Science and Technology Agency. All Rights Reserved