特許
J-GLOBAL ID:200903068376321850
半導体素子の製造方法、半導体素子、電子デバイスおよび電子機器
発明者:
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出願人/特許権者:
代理人 (3件):
上柳 雅誉
, 藤綱 英吉
, 須澤 修
公報種別:公開公報
出願番号(国際出願番号):特願2005-119328
公開番号(公開出願番号):特開2006-302556
出願日: 2005年04月18日
公開日(公表日): 2006年11月02日
要約:
【課題】キャリア輸送能の優れた半導体層を備える半導体素子を製造することができる半導体素子の製造方法、かかる半導体素子の製造方法により製造された半導体素子、かかる半導体素子を備える電子デバイスおよび信頼性の高い電子機器を提供すること。【解決手段】本発明の半導体素子の製造方法は、陽極3と、陰極5と、陽極3と陰極5との間に設けられた正孔輸送層41とを備える半導体素子を製造する半導体素子の製造方法であり、陽極3の一方の面側、および、陰極5の一方の面側に、それぞれ、重合性基Xを有する正孔輸送材料を主材料として構成される層41’を形成する第1の工程と、陽極3側の層41’と、陰極5側の層41’とを接触させた状態で、重合性基X同士の重合により、正孔輸送材料を高分子化し、2つの層41’を一体化して正孔輸送層を得る第2の工程とを有する。【選択図】図2
請求項(抜粋):
第1の電極と、第2の電極と、前記第1の電極と前記第2の電極との間に設けられた半導体層とを備える半導体素子を製造する半導体素子の製造方法であって、
前記第1の電極の一方の面側、および、前記第2の電極の一方の面側に、それぞれ、重合性基を有する半導体材料を主材料として構成される層を形成する第1の工程と、
前記第1の電極側の前記層と、前記第2の電極側の前記層とを接触させた状態で、前記重合性基同士の重合により、前記半導体材料を高分子化し、2つの前記層を一体化して前記半導体層を得る第2の工程とを有することを特徴とする半導体素子の製造方法。
IPC (6件):
H05B 33/10
, C08G 59/10
, C08G 59/20
, C08G 59/50
, C09K 11/06
, H01L 51/50
FI (7件):
H05B33/10
, C08G59/10
, C08G59/20
, C08G59/50
, C09K11/06 680
, H05B33/14 B
, H05B33/22 D
Fターム (15件):
3K007AB05
, 3K007AB18
, 3K007DB03
, 3K007FA00
, 3K007FA01
, 4J036AB01
, 4J036AB03
, 4J036AB12
, 4J036AB13
, 4J036AB18
, 4J036DA01
, 4J036DA09
, 4J036DB22
, 4J036DC34
, 4J036JA15
引用特許:
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