特許
J-GLOBAL ID：200903068446465448
半導体集積回路装置の製造方法およびそれにより得られた半導体集積回路装置
発明者：
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出願人/特許権者：
代理人 (1件)：
筒井 大和
公報種別：公開公報
出願番号（国際出願番号）：特願平6-313838
公開番号（公開出願番号）：特開平7-297400
出願日： 1994年12月16日
公開日（公表日）： 1995年11月10日
要約：
【要約】【目的】 サリサイド構造のMISFETを形成する際、ゲート電極上に堆積した高融点金属膜のシリサイド化反応を充分に進行させることにより、低抵抗のシリサイド層を形成する。【構成】 MISFETのゲート電極8,9を構成する多結晶シリコン膜中のn型不純物濃度をゲート絶縁膜側で高く、表面側で低くすることにより、ゲート電極8,9上に堆積したTi膜15のシリサイド化反応を促進し、かつゲート電極8,9中に空乏層が形成されるのを抑制する。
請求項（抜粋）：
次の工程(a)〜(d)を含むことを特徴とする半導体集積回路装置の製造方法。(a)半導体基板上にn型不純物を含む第1の多結晶シリコン膜を堆積した後、前記第1の多結晶シリコン膜上に前記第1の多結晶シリコン膜よりもn型不純物濃度が低い、またはn型不純物を実質的に含まない第2の多結晶シリコン膜を堆積する工程、(b)前記第1および第2の多結晶シリコン膜をパターニングしてMISFETのゲート電極を形成した後、前記半導体基板上に堆積した絶縁膜を異方性エッチングして、前記ゲート電極の側壁にサイドウォールスペーサを形成する工程、(c)前記半導体基板上に高融点金属膜を堆積した後、第1のアニールを行うことにより、前記ゲート電極と前記高融点金属膜との界面にシリサイド層を形成する工程、(d)前記半導体基板上に残った未反応の前記高融点金属膜を除去した後、前記第1のアニールよりも高温で第2のアニールを行うことにより、前記シリサイド層を低抵抗化する工程。
IPC (4件)：
H01L 29/78
, H01L 21/8238
, H01L 27/092
, H01L 29/43
H01L 29/78 301 G
, H01L 27/08 321 D
, H01L 29/46 D
