特許

J-GLOBAL ID：200903068653988744

半導体素子の製造方法および基板の個片化方法

発明者： 小川 将志 ,  北岡 幸喜
出願人/特許権者： シャープ株式会社
代理人 (3件)： 西教 圭一郎 ,  杉山 毅至 ,  廣瀬 峰太郎
公報種別：公開公報
出願番号（国際出願番号）：特願2003-401636
公開番号（公開出願番号）：特開2005-166807
出願日： 2003年12月01日
公開日（公表日）： 2005年06月23日
要約：

【課題】 回路素子の形成された面と反対側の表面が高い平坦性を有する半導体素子を得ることのできる半導体素子の製造方法を提供する。【解決手段】 半導体ウエハ11の一方の表面11aに複数の回路素子および突起電極12を形成し、回路素子および突起電極12で構成される集積回路を1つ含んで成る領域を画するように、半導体ウエハ11の一方の表面11aから深さが半導体ウエハ11の内部に達するダイシング溝14を形成する。ダイシング溝14に充填材を充填して充填層15を形成し、充填層15が露出するまで半導体ウエハ11の他方の表面11bを研磨した後、充填層15を除去して半導体ウエハ11を個片化し、半導体素子1を製造する。半導体ウエハ11の他方の表面11bを研磨する際には、ダイシング溝14は充填層15で充填されているので、研磨によるうねりの発生を防止し、研磨後における半導体ウエハ11の他方の表面11bの平坦性を確保することができる。【選択図】 図7

請求項（抜粋）：

半導体基板の一方の表面に、複数の回路素子を形成する工程と、 予め定められる領域であって、前記回路素子を少なくとも1つ含んで成る領域を画するように、前記半導体基板の一方の表面から深さが前記半導体基板の内部に達するダイシング溝を形成する工程と、 前記ダイシング溝に充填材を充填する工程と、 前記半導体基板の他方の表面を、少なくとも前記ダイシング溝に充填された充填材が露出するまで研磨する工程と、 前記ダイシング溝に充填された充填材を除去し、前記半導体基板を個片化する工程とを含むことを特徴とする半導体素子の製造方法。

IPC (2件)：

H01L21/301 ,  H01L21/306

FI (3件)：

H01L21/78 L ,  H01L21/78 V ,  H01L21/306 B

Fターム (4件)：

5F043AA02 ,  5F043BB02 ,  5F043FF10 ,  5F043GG10

引用特許：

出願人引用 (1件)

• 半導体チップの生産方法及び半導体チップ
  公報種別：公開公報   出願番号：特願2000-194552   出願人：株式会社東芝, 株式会社ディスコ