特許

J-GLOBAL ID：200903068940916282

薄膜半導体装置の製造方法

発明者： 蛯子 芳樹 ,  鈴木 邦広
出願人/特許権者： 富士通株式会社
代理人 (4件)： 眞鍋 潔 ,  柏谷 昭司 ,  渡邊 弘一 ,  伊藤 壽郎
公報種別：公開公報
出願番号（国際出願番号）：特願2004-016558
公開番号（公開出願番号）：特開2005-209978
出願日： 2004年01月26日
公開日（公表日）： 2005年08月04日
要約：

【課題】 薄膜半導体装置の製造方法に関し、イオン注入に伴うチャネルエッジ部分の注入欠陥の発生を回避する。【解決手段】 絶縁性基板1上に多結晶IV族半導体層2を堆積したのち、少なくともソース・ドレイン形成領域及びチャネル形成領域にIV族元素或いは希ガス元素3のいずれかをイオン注入してアモルファス化したのち、アモルファス化したIV族半導体層4のソース・ドレイン形成領域に導電型決定不純物5をイオン注入する。【選択図】 図1

請求項（抜粋）：

絶縁性基板上に多結晶IV族半導体層を堆積したのち、少なくともソース・ドレイン形成領域及びチャネル形成領域にIV族元素或いは希ガス元素のいずれかをイオン注入してアモルファス化する工程、及び、前記アモルファス化したIV族半導体層のソース・ドレイン形成領域に導電型決定不純物をイオン注入する工程を有することを特徴とする薄膜半導体装置の製造方法。

IPC (4件)：

H01L21/20 ,  H01L21/265 ,  H01L21/336 ,  H01L29/786

FI (4件)：

H01L21/20 ,  H01L21/265 Q ,  H01L29/78 627G ,  H01L29/78 618G

Fターム (61件)：

5F052AA02 ,  5F052AA17 ,  5F052AA24 ,  5F052BB04 ,  5F052BB07 ,  5F052DA02 ,  5F052DA03 ,  5F052DA10 ,  5F052DB03 ,  5F052FA05 ,  5F052FA19 ,  5F052GB03 ,  5F052HA01 ,  5F052HA06 ,  5F052JA01 ,  5F110AA06 ,  5F110AA26 ,  5F110BB01 ,  5F110BB10 ,  5F110CC02 ,  5F110DD02 ,  5F110DD13 ,  5F110EE03 ,  5F110EE04 ,  5F110EE05 ,  5F110EE38 ,  5F110EE44 ,  5F110FF02 ,  5F110FF30 ,  5F110GG01 ,  5F110GG02 ,  5F110GG03 ,  5F110GG13 ,  5F110GG19 ,  5F110GG25 ,  5F110GG33 ,  5F110GG34 ,  5F110GG45 ,  5F110GG52 ,  5F110HJ01 ,  5F110HJ04 ,  5F110HJ13 ,  5F110HJ23 ,  5F110HL03 ,  5F110HL04 ,  5F110HL12 ,  5F110HL22 ,  5F110NN03 ,  5F110NN04 ,  5F110NN23 ,  5F110NN24 ,  5F110NN33 ,  5F110PP01 ,  5F110PP02 ,  5F110PP03 ,  5F110PP10 ,  5F110PP27 ,  5F110PP29 ,  5F110PP33 ,  5F110PP36 ,  5F110QQ11

引用特許：

審査官引用 (4件)

• 特開平3-262117
  
• 特開平4-152639
  
• 半導体装置とその製造方法
  公報種別：公開公報   出願番号：特願平5-034333   出願人：株式会社リコー
• 特開昭62-277719