特許
J-GLOBAL ID:200903068954364908
半導体装置
発明者:
,
出願人/特許権者:
代理人 (1件):
作田 康夫
公報種別:公開公報
出願番号(国際出願番号):特願2002-036129
公開番号(公開出願番号):特開2003-243534
出願日: 2002年02月14日
公開日(公表日): 2003年08月29日
要約:
【要約】【課題】本発明は、半導体容量記憶装置の、特に五酸化ニオブを用いたキャパシタの構造とその形成方法に関する。五酸化ニオブは、結晶化温度が600°C以下と低いため、熱処理による下部電極およびバリアメタルの酸化を抑制できる。しかし、低温の熱処理では、CVD原料から膜中に混入する炭素を酸化除去しにくいため、リーク電流が増大してしまうという課題があった。【解決手段】キャパシタの絶縁体膜として、五酸化ニオブ膜と五酸化タンタル膜の積層膜もしくは五酸化ニオブ膜の積層膜を用いる。【効果】五酸化ニオブ膜を用いることにより、高誘電率化と結晶化温度の低温化を実現することができる。また、誘電体膜の多段階形成により、リーク電流を低減することができる。
請求項(抜粋):
第1の電極と、誘電体膜と、第2の電極とからなるキャパシタを有する半導体装置であって、該誘電体膜は、五酸化ニオブ膜又は、五酸化タンタルと五酸化ニオブとの混合物からなる膜のいずれかによる第1の膜と、五酸化タンタル膜又は、五酸化ニオブ膜又は、五酸化タンタルと五酸化ニオブの混合物からなる膜のいずれかによる第2の膜との積層膜とを含み、該第1の膜は該第1の電極側にあることを特徴とする半導体装置。
IPC (8件):
H01L 21/8242
, H01L 21/316
, H01L 21/822
, H01L 21/8234
, H01L 27/04
, H01L 27/06
, H01L 27/108
, H01L 29/78
FI (6件):
H01L 21/316 M
, H01L 27/10 651
, H01L 27/10 621 C
, H01L 29/78 301 G
, H01L 27/06 102 A
, H01L 27/04 C
Fターム (91件):
5F038AC05
, 5F038AC10
, 5F038AC15
, 5F038EZ14
, 5F038EZ15
, 5F038EZ20
, 5F048AB01
, 5F048AB03
, 5F048AB10
, 5F048AC03
, 5F048AC05
, 5F048AC10
, 5F048BB05
, 5F048BB08
, 5F048BB09
, 5F048BB12
, 5F048BE02
, 5F048BE03
, 5F048BF06
, 5F048DA25
, 5F048DA27
, 5F048DA30
, 5F058BA11
, 5F058BC20
, 5F058BD01
, 5F058BD05
, 5F058BF02
, 5F058BF27
, 5F058BF29
, 5F058BH01
, 5F083AD02
, 5F083AD10
, 5F083AD24
, 5F083AD31
, 5F083AD48
, 5F083AD49
, 5F083AD60
, 5F083AD62
, 5F083GA06
, 5F083GA29
, 5F083HA01
, 5F083HA02
, 5F083JA02
, 5F083JA05
, 5F083JA06
, 5F083JA35
, 5F083JA36
, 5F083JA38
, 5F083JA39
, 5F083JA40
, 5F083JA56
, 5F083KA05
, 5F083MA03
, 5F083MA06
, 5F083MA16
, 5F083MA17
, 5F083MA20
, 5F083NA01
, 5F083PR10
, 5F083PR12
, 5F083PR21
, 5F083PR23
, 5F083PR29
, 5F083PR33
, 5F083PR39
, 5F083PR40
, 5F083PR46
, 5F083PR56
, 5F083ZA12
, 5F140AA24
, 5F140BD01
, 5F140BD02
, 5F140BD07
, 5F140BD11
, 5F140BD12
, 5F140BE08
, 5F140BE10
, 5F140BE16
, 5F140BF01
, 5F140BF04
, 5F140BF07
, 5F140BF10
, 5F140BG08
, 5F140BG12
, 5F140BG14
, 5F140BG51
, 5F140BG53
, 5F140BH15
, 5F140BK02
, 5F140BK13
, 5F140CB04
引用特許:
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