特許
J-GLOBAL ID：200903069209457232
ストレージ装置
発明者：
出願人/特許権者：
代理人 (3件)：
今村 辰夫
, 山谷 晧榮
, 小笠原 吉義
公報種別：公開公報
出願番号（国際出願番号）：特願2004-065035
公開番号（公開出願番号）：特開2005-258509
出願日： 2004年03月09日
公開日（公表日）： 2005年09月22日
要約：
【課題】優先度の高いデータ転送がある場合でも、それ以前にプロセッサがDMA制御回路に対して出したディスクリプタが全て実行された後でないと優先度の高いデータ転送が行なわれない。【解決手段】I/Oコントローラ4にDMA制御回路6を備え、プロセッサ1はメモリ3にそれぞれ異なる優先度の複数のディスクリプタ領域を設定し、DMA制御回路6にプロセッサ1がメモリ3に用意したディスクリプタをフェッチするディスクリプタフェッチ回路11と、ディスクリプタフェッチ回路11に対しDMA転送の指示情報を出力する複数組のDMA転送制御指示部30、31を備え、ディスクリプタフェッチ回路11は複数組のDMA転送制御指示部30、31の出力を基に優先度の高いディスクリプタを優先してフェッチする機能を有し、DMA制御回路6ではディスクリプタフェッチ回路11がフェッチしたディスクリプタに基づいてデータ転送制御を行う。【選択図】 図1
請求項（抜粋）：
ホストコンピュータに接続され、ディスク装置との間でデータ転送を行うストレージ装置において、
プロセッサと、メモリと、前記ディスク装置の制御を行うI/Oコントローラを有し、該I/Oコントローラには専用のハードウェアにより、前記プロセッサからの命令に基づき前記メモリとディスク装置間のデータ転送制御を行うDMA制御回路を備え、
前記プロセッサは、前記メモリにそれぞれ異なる優先度の複数のディスクリプタ領域を設定する機能を有し、
前記DMA制御回路には、前記プロセッサが前記メモリに用意したディスクリプタをフェッチするディスクリプタフェッチ回路と、
前記ディスクリプタフェッチ回路に対し、DMA転送の指示情報を出力する複数組のDMA転送制御指示部を備え、
前記ディスクリプタフェッチ回路は、前記複数組のDMA転送制御指示部の出力を基に、優先度の高いディスクリプタを優先してフェッチする機能を有し、前記DMA制御回路ではディスクリプタフェッチ回路がフェッチしたディスクリプタに基づいてデータ転送制御を行う機能を備えていることを特徴とするストレージ装置。
IPC (3件)：
G06F13/28
, G06F3/06
, G06F13/12
G06F13/28 310B
, G06F3/06 301G
, G06F13/12 340B
5B014EB05
, 5B014GB02
, 5B014GB11
, 5B014GD21
, 5B061BC01
, 5B061BC03
, 5B061DD07
, 5B061DD11
, 5B065BA01
, 5B065CA16
, 5B065CE07
