特許

J-GLOBAL ID：200903069318686470

メモリ制御装置及びメモリアレイに対してアクセスを実行する方法

発明者： スティーブン・エム・フェラー ,  ユージーン・ピイ・マター
出願人/特許権者： インテル・コーポレーション
代理人 (1件)： 山川 政樹
公報種別：公開公報
出願番号（国際出願番号）：特願平5-234337
公開番号（公開出願番号）：特開平6-208503
出願日： 1993年08月27日
公開日（公表日）： 1994年07月26日
要約：

【要約】【目的】 ダイナミックランダムアクセスメモリ(DRAM)のメモリ制御装置を提供する。【構成】 本発明のメモリ制御装置は、複数のDRAMバンクを使用するメモリアレイに対してアクセスを実行する。メモリ制御装置は様々な型のDRAMバンクに適応可能であるので、メモリアレイはメモリ内で独立した、異なるDRAMバンクの構成を有することができる。メモリ制御装置は複数のプログラマブル記憶レジスタを含み、メモリアレイ中のどのバンク記憶場所も1つのレジスタと関連している。プログラマブルレジスタの各々は、それに関連するバンクをアクセスするために必要であるアクセスパラメータを記憶するように独立してプログラムされる。本発明のメモリ制御装置は、メモリ中のそれぞれのバンクに必要な制御信号をそれに関連する記憶レジスタにあるアクセスパラメータに従った適正なシーケンスとタイミングで供給するように構成された回路をさらに含む。このように、本発明はメモリアレイ中で異なる型のDRAMバンクに対応することができる。

請求項（抜粋）：

少なくとも1つのダイナミックランダムアクセスメモリ(DRAM)バンクを含むメモリアレイに対してアクセスを実行するメモリ制御装置であって、それぞれが個々のアクセスパラメータに従って定義されている様々な型のDRAMバンクに適応可能であるメモリ制御装置において、前記少なくとも1つのDRAMバンクと関連させられ、その関連するバンクをアクセスするために必要なアクセスパラメータを記憶するようにプログラムされ、前記メモリ制御装置が前記少なくとも1つのバンクをアクセスするために要求される列アドレスストローブ(CAS)信号及び書込みイネーブル(WE)信号を供給するように、一部がDRAM制御信号を定義する少なくとも1つのプログラマブル記憶手段と;前記記憶手段に結合しており、前記メモリ制御装置がメモリアレイ中で異なる型のDRAMバンクに対応できるように、前記少なくとも1つのバンクについてメモリ制御信号を関連するプログラマブル記憶手段にあるアクセスパラメータに従った適正なシーケンスとタイミングをもって発生するメモリインタフェース回路とを具備する装置。

引用特許：

審査官引用 (4件)

• DRAMインタフェースアダプタ回路
  公報種別：公開公報   出願番号：特願平4-339003   出願人：イーストマン・コダツク・カンパニー
• 特開平4-230544
  
• 特開平2-012541
  
• 特開昭57-050377