半導体装置とその製造方法

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出願人/特許権者： ,
代理人 (1件)：高橋敬四郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-292179
公開番号（公開出願番号）：特開平7-142605
出願日： 1993年11月22日
公開日（公表日）： 1995年06月02日
要約：

【要約】【目的】種々の半導体素子を同一半導体チップ上に集積化した半導体装置に関し、半導体集積回路装置を構成する種々の半導体素子の要求を満足でき、かつ製造コストの上昇を防止することのできる半導体集積回路装置を提供する。【構成】 p型基板内にn型ウェルとp型ウェルを形成し、n型ウェル内にもp型ウェルを形成する。両p型ウェルを同一工程で作成し、MOSトランジスタの閾値電圧を異ならせる。n型ウェル内のp型ウェルにゲート長が長く、かつ閾値電圧の低いMOSトランジスタを形成し、n型ウェル外のp型ウェルにゲート長が短く、閾値電圧が高いMOSトランジスタを形成する。また、n型ウェル内のp型ウェル上方に高密度のヒューズを形成する。

請求項（抜粋）：

情報を記憶するメモリセル(MC)と、メモリセル情報を検出増幅するセンスアンプ回路(SA)と、メモリセルおよびセンスアンプ回路を制御する周辺回路(PL、DC)とを含む半導体装置であって、主表面を有する第1導電型の半導体基板(11)と、前記半導体基板の主表面に形成され、前記第1導電型と逆の第2導電型を有する第1のウェル領域(12)と、前記半導体基板の主表面の第1のウェル外に形成され、第1の導電型を有する第2のウェル領域(14)と、前記半導体基板の主表面の第1のウェル内に形成され、第1の導電型を有する第3のウェル領域(16)と、前記第2のウェル内に形成されたMISトランジスタ(27、28、35)を含む第1周辺回路部と、前記第3のウェル内に形成されたMISトランジスタ(29、30、36)を含むセンスアンプ回路とを有する半導体装置。

IPC (4件)：

H01L 21/8242 , H01L 27/108 , H01L 21/8238 , H01L 27/092

FI (2件)：

H01L 27/10 325 R , H01L 27/08 321 B

引用特許：

審査官引用 (5件)

特開平3-276673
特開平2-077153
3重ウェル構造を有する半導体装置
公報種別：公開公報出願番号：特願平5-035615 出願人：三星電子株式会社

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