特許
J-GLOBAL ID：200903069527065947

不揮発性半導体メモリ装置およびその製造方法

発明者：
小林 敏夫

小林 敏夫 について

, 
野本 和正

野本 和正 について

, 
富家 英登

富家 英登 について


出願人/特許権者：
ソニー株式会社

ソニー株式会社 について


代理人 (1件)： 佐藤 隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2002-205714
公開番号（公開出願番号）：特開2004-047889
出願日： 2002年07月15日
公開日（公表日）： 2004年02月12日
要約：
【課題】メモリトランジスタとメモリ周辺回路を、構造において共通性を高め、製造コストを削減する。【解決手段】メモリ周辺回路を構成する複数の絶縁ゲート型トランジスタおよびメモリトランジスタ(形成領域10c)が同一の半導体基板10に形成されている。メモリトランジスタが、半導体基板10とゲート電極25との間に形成され、情報を記憶または消去するときに電荷が注入される離散化された電荷蓄積手段(電荷トラップ)を内部に含む複数の積層膜(電荷蓄積膜14m)を有し、複数の絶縁ゲート型トランジスタのうち、少なくとも、メモリ周辺回路内で最も耐圧が高い高耐圧トランジスタ(形成領域10b)の、半導体基板10とゲート電極23又は24との間に形成されているゲート絶縁膜14が、電荷蓄積膜14mと同じ構造(3つの層14a〜14c)を有している。【選択図】 図2
請求項（抜粋）：
不揮発性のメモリトランジスタと、 前記メモリトランジスタに所定の電圧を印加して動作を制御するメモリ周辺回路と、を有し、 前記メモリ周辺回路を構成する複数の絶縁ゲート型トランジスタおよび前記メモリトランジスタが同一の半導体基板に形成され、 前記メモリトランジスタが、前記半導体基板とゲート電極との間に形成され、情報を記憶または消去するときに電荷が注入される離散化された電荷蓄積手段を内部に含む複数の積層膜を有し、 複数の前記絶縁ゲート型トランジスタのうち、少なくとも、前記メモリ周辺回路内で最も耐圧が高い高耐圧トランジスタの、前記半導体基板とゲート電極との間に形成されているゲート絶縁膜が、複数の前記積層膜と同じ構造を有している 不揮発性半導体メモリ装置。
IPC (9件)：
H01L21/8247 ,  H01L21/8234 ,  H01L21/8238 ,  H01L27/088 ,  H01L27/092 ,  H01L27/10 ,  H01L27/115 ,  H01L29/788 ,  H01L29/792
FI (7件)：
H01L27/10 434 ,  H01L27/10 461 ,  H01L27/10 481 ,  H01L29/78 371 ,  H01L27/08 321D ,  H01L27/08 102H ,  H01L27/08 102C
Fターム (34件)：
5F048AB01 ,  5F048AC03 ,  5F048BA01 ,  5F048BB06 ,  5F048BB08 ,  5F048BB13 ,  5F048BB16 ,  5F048BC06 ,  5F048BE03 ,  5F048BF06 ,  5F048BF16 ,  5F048BG01 ,  5F048BG13 ,  5F048DA25 ,  5F083EP18 ,  5F083ER02 ,  5F083JA04 ,  5F083NA01 ,  5F083PR39 ,  5F083PR44 ,  5F083PR54 ,  5F083ZA12 ,  5F083ZA21 ,  5F101BA45 ,  5F101BB02 ,  5F101BC11 ,  5F101BD14 ,  5F101BD27 ,  5F101BD36 ,  5F101BE02 ,  5F101BE05 ,  5F101BE07 ,  5F101BF05 ,  5F101BH21
引用特許：
審査官引用 (12件)
全件表示

前のページに戻る

TOP

BOTTOM