特許
J-GLOBAL ID:200903069586619263

選択的サブルーチンリターン構造

発明者:
出願人/特許権者:
代理人 (4件): 志賀 正武 ,  渡邊 隆 ,  村山 靖彦 ,  実広 信哉
公報種別:公表公報
出願番号(国際出願番号):特願2008-503567
公開番号(公開出願番号):特表2008-535072
出願日: 2006年02月01日
公開日(公表日): 2008年08月28日
要約:
サブルーチンの実行に続いて、入力オペランドとしてのアドレスを有するリターン命令が実行される。この入力オペランドは、1つ以上の所定の値との一致が検出されるかどうかを比較され、前記リターン命令応答は、一致が検出されたかどうかに基づいて選択される。従って、前記リターンアドレス値は、例外リターン応答または手続きリターン応答のような異なるリターン命令応答を呼び出すために使用されることが可能である。前記1つ以上の所定のアドレスは、メモリーマップ内の最高位のメモリーアドレスを都合の良いように割り当ててよい。
請求項(抜粋):
プログラム命令によって指定されたデータ処理演算を実行するための装置であって、そのアドレスによって示されるプログラム命令の実行へのリターンを引き起こすために、入力オペランドとしてのアドレスを有するリターン命令に応答するリターンロジックを有し、 (i)もし、前記アドレスが1つ以上の所定のアドレス値と一致しない値を有するならば、第1リターン状態をもたらすために、1つ以上の第1リターン応答演算を具備する第1リターン応答を前記リターンロジックが引き起こし、 (ii)もし、前記アドレスが前記1つ以上の所定のアドレス値と一致する値を有するならば、第2リターン状態をもたらすために、1つ以上の第2リターン応答演算を具備する第2リターン命令応答を前記リターンロジックが引き起こし、前記1つ以上の第2リターン命令応答演算は、前記1つ以上の第1リターン命令応答演算と異なるものである装置。
IPC (2件):
G06F 9/42 ,  G06F 9/48
FI (2件):
G06F9/42 320B ,  G06F9/46 310H
Fターム (3件):
5B033DE07 ,  5B033DE08 ,  5B033EA10
引用特許:
審査官引用 (2件)
引用文献:
審査官引用 (1件)
  • 「インテル・アーキテクチャ・ソフトウェア・ディベロッパーズ・マニュアル 中巻:命令セットリファレンス, 1997, 3-233頁〜3-240頁

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