ダイナミック型メモリ

発明者： , ,
出願人/特許権者： ,
代理人 (1件)：鈴江武彦
公報種別：公開公報
出願番号（国際出願番号）：特願平6-234743
公開番号（公開出願番号）：特開平8-102187
出願日： 1994年09月29日
公開日（公表日）： 1996年04月16日
要約：

【要約】【目的】DRAMセルのゲート酸化膜にかかる電界密度を小さくしてその信頼性の低下を抑制し、昇圧ワード線駆動信号のレベル低下を抑制してリーク補償回路を省略し、読み出しリストア時間や書込みサイクル時間を短縮する。【構成】メモリセルMCのアレイ60と、メモリセルからビット線BLに読み出された電位をセンス増幅し、書込みデータの電位をビット線に設定するためのセンスアンプ69と、/RAS信号に同期してワード線WLの選択およびセンスアンプの活性化制御を行う制御回路と、/RAS信号が活性レベルになってから非活性レベルに戻るまでの間で選択ワード線に接続されているメモリセルからそれに接続されているビット線に読み出された電位がセンスアンプによりセンス増幅された後に選択ワード線を非活性レベルに戻すように制御するワード線制御回路11とを具備することを特徴とする。

請求項（抜粋）：

ダイナミック型メモリセルが行列状に配列されたメモリセルアレイと、上記メモリセルアレイの同一行のメモリセルに接続された複数のワード線と、上記メモリセルアレイの同一列のメモリセルに接続された複数のビット線と、前記ワード線を選択駆動するためのロウデコーダと、前記ビット線を選択するためのカラム選択回路と、上記カラム選択回路を駆動するためのカラムデコーダと、前記ビット線に前記メモリセルから読み出された電位をセンス増幅し、書込みデータの電位を上記ビット線に設定するためのセンスアンプと、外部から入力する/RAS信号に同期して前記ワード線の選択制御および前記センスアンプの活性化制御を行う制御回路と、前記/RAS信号が活性レベルになってから非活性レベルに戻るまでの間で前記制御回路により選択されたワード線に接続されているメモリセルからそれに接続されているビット線に読み出された電位が前記センスアンプによりセンス増幅された後に上記ワード線を非活性レベルに戻すように制御するワード線制御回路とを具備することを特徴とするダイナミック型メモリ。

引用特許：

審査官引用 (5件)

特開平1-138680
ダイナミツク型半導体記憶装置
公報種別：公開公報出願番号：特願平3-316978 出願人：三菱電機株式会社
特開昭62-026694

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