特許
J-GLOBAL ID：200903069931646252
SRAMメモリセル
発明者：
出願人/特許権者：
代理人 (1件)：
高橋 光男
公報種別：公開公報
出願番号（国際出願番号）：特願平6-117634
公開番号（公開出願番号）：特開平7-302847
出願日： 1994年05月06日
公開日（公表日）： 1995年11月14日
要約：
【要約】【目的】 プルアップ素子をメモリセルから削減でき、大幅な工程削減を実現できるSRAMメモリセルを提供する。【構成】 待機時には、ワード線9は中間電位に保たれる。これによって、電源10により、パストランジスタ11,12を介してメモリセルに電力が供給され、データが保持される。一方、データ読み出しは、非選択セルのワード線20の電位を引き上げてメモリセルとビット線を切り離す。次に、パストランジスタ11,12のゲートをハイインピーダンスにしてビット線7,8への電源供給を止める。そして、選択セルのワード線9を0Vにし、選択トランジスタ1,2を完全にオン状態にしてデータを読み出す。選択トランジスタ1,2をPMOS、ドライバトランジスタ3,4をNMOSで形成し、待機時には選択トランジスタ1,2をプルアップ素子として動作させるため、プルアップ素子を省略でき、製造工程を大幅に削減できる。
請求項（抜粋）：
互いのドレインおよびゲートが交差結合した、第1の導電型からなる1対の第1の金属絶縁半導体トランジスタと、前記第1の導電型と反対の導電特性を有し、前記第1の金属絶縁半導体の各々に対応して設けられた、第2の導電型からなるアドレス選択用の1対の第2の金属絶縁半導体トランジスタとを具備することを特徴とするSRAMメモリセル。
IPC (5件)：
H01L 21/8244
, H01L 27/11
, H01L 21/8238
, H01L 27/092
, H01L 29/786
H01L 27/10 381
, H01L 27/08 321 K
, H01L 29/78 311 G
, H01L 29/78 311 C
