特許
J-GLOBAL ID：200903070018749541

キャップ層および埋込みゲートを有する窒化物ベースのトランジスタを作製する方法

発明者：
スコット シェパード

スコット シェパード について

, 
リチャード ピーター スミス

リチャード ピーター スミス について


出願人/特許権者：
クリー インコーポレイテッド

クリー インコーポレイテッド について


代理人 (2件)： 谷 義一 ,  阿部 和夫
公報種別：公表公報
出願番号（国際出願番号）：特願2007-522484
公開番号（公開出願番号）：特表2008-507843
出願日： 2005年03月30日
公開日（公表日）： 2008年03月13日
要約：
ショットキーコンタクトなどのゲートコンタクトを形成する前にゲート埋込み部のアニーリングを行うことにより、ゲートリークが低減され、かつ/またはトランジスタなどの半導体デバイス内に高品質のゲートコンタクトを提供することができる。アニーリング中に封入層を使用することで、トランジスタのゲート埋込み部内の半導体への損傷がさらに低減される。アニーリングを、例えばデバイスのオーミックコンタクトのアニーリングによって提供することができる。したがって、埋込み部を形成する際のエッチングにより損傷をきたした埋込みゲートを提供することによって生じ得るゲート領域劣化が低減された、高品質のゲートコンタクトおよびオーミックコンタクトを提供することができる。
請求項（抜粋）：
高電子移動度トランジスタ(HEMT)を作製する方法であって、 チャネル層を形成する段階と、 前記チャネル層上にバリア層を形成する段階と、 前記バリア層上にキャップ層を形成する段階と、 前記バリア層に延びる前記キャップ層内にゲート埋込み部を形成する段階と、 前記バリア層と、前記チャネル層と、前記ゲート埋込み部を有する前記キャップ層とをアニーリングする段階と、 次いで、アニーリングされた前記ゲート埋込み部内にゲートコンタクトを形成する段階と を含むことを特徴とする方法。
IPC (4件)：
H01L 21/338 ,  H01L 29/778 ,  H01L 29/812 ,  H01L 21/20
FI (2件)：
H01L29/80 H ,  H01L21/20
Fターム (40件)：
5F102GB01 ,  5F102GC01 ,  5F102GD01 ,  5F102GD10 ,  5F102GJ02 ,  5F102GJ03 ,  5F102GJ04 ,  5F102GJ05 ,  5F102GJ06 ,  5F102GJ10 ,  5F102GK04 ,  5F102GL04 ,  5F102GL08 ,  5F102GM04 ,  5F102GQ01 ,  5F102GR04 ,  5F102GS04 ,  5F102GT01 ,  5F102GT03 ,  5F102GT05 ,  5F102GT06 ,  5F102GV07 ,  5F102GV08 ,  5F102HC01 ,  5F102HC15 ,  5F102HC21 ,  5F152LL03 ,  5F152LL05 ,  5F152LL09 ,  5F152LN02 ,  5F152MM05 ,  5F152NN03 ,  5F152NN05 ,  5F152NN07 ,  5F152NN08 ,  5F152NN09 ,  5F152NN12 ,  5F152NN13 ,  5F152NP09 ,  5F152NQ09
引用特許：
出願人引用 (24件)
  • 米国特許第5,192,987号明細書
  • 米国特許出願公開第2003/0102482A1号明細書
  • 米国特許仮出願第60/337,687号明細書
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審査官引用 (5件)
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