特許
J-GLOBAL ID：200903070019675606
半導体メモリ
発明者：
,
,
,
出願人/特許権者：
,
代理人 (1件)：
矢野 敏雄 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願2000-034052
公開番号（公開出願番号）：特開2000-251468
出願日： 2000年02月10日
公開日（公表日）： 2000年09月14日
要約：
【要約】 (修正有)【課題】 半導体メモリ用のチップサイズコストを低く押さえて、データ速度又は帯域幅を増大することができる階層的なプリフェッチ方式及び装置を提供する。【解決手段】 データパスの各階層段は、相互に他の各階層段とは異なったビットデータ速度を有しており、各階層段間のデータ速度が全て実質的に等しくなるように各階層段間に配設されている少なくとも2つのプリフェッチ回路は、各階層段間に配設されていて、少なくとも2つのラッチと少なくとも2つのプリフェッチ回路とを有しており、ラッチにより、データビットが受信されて、階層内の次の段がデータビットを受信することができる迄、データビットが記憶され、制御信号部は、プリフェッチ回路により各階層段間のデータ速度が全て維持されるように少なくとも2つのラッチを制御する。
請求項（抜粋）：
半導体メモリにおいて、データパスと、少なくとも2つのプリフェッチ回路と、制御信号部とを有しており、前記データパスは、複数の階層段を有しており、前記各階層段は、相互に他の各階層段とは異なったビットデータ速度を有しており、前記少なくとも2つのプリフェッチ回路は、前記各階層段間に配設されており、前記少なくとも2つのプリフェッチ回路は、少なくとも2つのラッチと少なくとも2つのプリフェッチ回路とを有しており、前記ラッチにより、データビットが受信されて、前記階層内の次の段が前記データビットを受信することができる迄、前記データビットが記憶され、前記少なくとも2つのプリフェッチ回路は、前記各階層段間のデータ速度が全て実質的に等しくなるように前記各階層段間に配設されており、前記制御信号部は、前記プリフェッチ回路により前記各階層段間のデータ速度が全て維持されるように少なくとも2つのラッチを制御することを特徴とする半導体メモリ。
引用特許：
前のページに戻る
