特許

J-GLOBAL ID：200903070109565834

電界効果型半導体メモリ装置およびその製造方法

発明者： 松木 武雄
出願人/特許権者： 日本電気株式会社
代理人 (1件)： 宮越 典明
公報種別：公開公報
出願番号（国際出願番号）：特願平10-230556
公開番号（公開出願番号）：特開2000-058684
出願日： 1998年08月17日
公開日（公表日）： 2000年02月25日
要約：

【要約】【課題】 ゲ-ト電極とソ-スとの間に形成される寄生容量を小さくすることができ、そのため、ゲ-ト電極の電荷の消費量を低減させ、動作速度の低下を防止し、消費電力の低減をはかることができる電界効果型半導体メモリ装置及びその製造方法を提供すること。【解決手段】 電界効果型半導体メモリ装置10は、半導体基板11,ソ-ス・ドレイン領域12,溝17に形成された強誘電体13および誘電体14,ゲ-ト電極15,ソ-ス・ドレイン電極16を配置した構造からなり、そして、誘電体14の膜厚が、溝17の底面で薄く、側面で厚くした構造からなる。つまり、この溝17の底面および側面に、誘電体14の膜としてTa2O5が成膜され、誘電体14の膜厚は、底面の膜厚d1が5nmで、側面の膜厚d2の30nmより小さくしたものである。

請求項（抜粋）：

ソ-ス・ドレイン領域間に強誘電体膜を配置し、該強誘電体膜を介して半導体基板と接続されるゲ-ト電極を有し、かつ、前記強誘電体膜と前記半導体基板との界面が、前記ソ-ス・ドレイン領域の表面より下方に位置する構成からなる電界効果型半導体メモリ装置において、前記強誘電体膜の下面および側面に誘電体膜が配置されており、該誘電体膜の膜厚が、強誘電体膜の下面で薄く、強誘電体膜の側面で厚くしたことを特徴とする電界効果型半導体メモリ装置。

IPC (4件)：

H01L 21/8247 ,  H01L 29/788 ,  H01L 29/792 ,  H01L 27/115

FI (2件)：

H01L 29/78 371 ,  H01L 27/10 434

Fターム (28件)：

5F001AA17 ,  5F001AB02 ,  5F001AD12 ,  5F001AD20 ,  5F001AD61 ,  5F001AE02 ,  5F001AE03 ,  5F001AE08 ,  5F001AF24 ,  5F001AG02 ,  5F001AG21 ,  5F001AG28 ,  5F001AG30 ,  5F083FR06 ,  5F083GA03 ,  5F083GA05 ,  5F083JA06 ,  5F083JA14 ,  5F083JA15 ,  5F083JA17 ,  5F083JA38 ,  5F083JA43 ,  5F083PR03 ,  5F083PR12 ,  5F083PR21 ,  5F083PR22 ,  5F083PR23 ,  5F083PR34

引用特許：

審査官引用 (1件)

• 半導体記憶装置及びその製造方法
  公報種別：公開公報   出願番号：特願平9-196221   出願人：株式会社日立製作所