半導体記憶装置

発明者：
出願人/特許権者：
代理人 (1件)：佐藤隆久
公報種別：公開公報
出願番号（国際出願番号）：特願2001-135358
公開番号（公開出願番号）：特開2002-334585
出願日： 2001年05月02日
公開日（公表日）： 2002年11月22日
要約：

【要約】【課題】記憶回路の素子数を削減した半導体記憶装置を提供する。【解決手段】図2に示す連想メモリセルにおいて磁気抵抗素子TR101〜TR104はMRAMに用いられるTMR膜であり、ビット線対(BL,/BL)、不一致検出線MLおよび基準電流出力線MSLの電流磁界による磁化方向に応じた抵抗値を有する。このメモリセルの記憶データは磁気抵抗素子TR101およびTR102に設定される抵抗の組み合わせに応じて設定される。磁気抵抗素子TR103およびTR104は、磁気抵抗素子の抵抗変化を検出するための比較基準用の一定抵抗である。検索データ線対(SL,/SL)に入力される検索データに応じて、トランジスタQn101、Qn103またはトランジスタQn102、Qn104が導通し、検索データと記憶データとが不一致の場合、不一致検出線MLおよび基準電流出力線の基準電位に対する抵抗が不一致となる。

請求項（抜粋）：

第1の検索データ線および第2の検索データ線に入力される検索データと記憶データとの不一致の検出が可能な半導体記憶装置であって、不一致検出線と、第1の記憶データの記憶時において第1の抵抗に設定され、第2の記憶データの記憶時において上記第1の抵抗と異なる第2の抵抗に設定され、第3の記憶データの記憶時において、上記第1の抵抗または上記第2の抵抗に設定され、上記不一致検出線に第1の端子が接続される第1の可変抵抗素子と、第1の記憶データの記憶時において上記第2の抵抗に設定され、第2の記憶データの記憶時において上記第1の抵抗に設定され、第3の記憶データの記憶時において上記第1の可変抵抗素子と同一の抵抗に設定され、上記不一致検出線に第1の端子が接続される第2の可変抵抗素子と、上記第1の可変抵抗素子の第2の端子と基準電位との間に入出力端子が接続され、制御端子が上記第1の検索データ線に接続される第1のスイッチと、上記第2の可変抵抗素子の第2の端子と上記基準電位との間に入出力端子が接続され、制御端子が上記第2の検索データ線に接続される第2のスイッチと、上記不一致検出線と上記基準電位との間のインピーダンスと基準インピーダンスとの比較結果に応じて、上記不一致を検出する不一致検出回路とを有する半導体記憶装置。

IPC (5件)：

G11C 15/04 601 , G11C 15/04 , G11C 11/14 , G11C 11/15 , H01L 27/105

FI (6件)：

G11C 15/04 601 W , G11C 15/04 601 R , G11C 11/14 A , G11C 11/14 Z , G11C 11/15 , H01L 27/10 447

Fターム (5件)：

5F083FZ10 , 5F083MA06 , 5F083MA15 , 5F083MA16 , 5F083MA19

引用特許：

審査官引用 (2件)

特開昭53-136447
磁気メモリ装置
公報種別：公開公報出願番号：特願2000-072579 出願人：株式会社東芝

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