特許
J-GLOBAL ID：200903070156590502
半導体装置
発明者：
出願人/特許権者：
代理人 (1件)：
青山 葆 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平9-242507
公開番号（公開出願番号）：特開平11-086599
出願日： 1997年09月08日
公開日（公表日）： 1999年03月30日
要約：
【要約】 (修正有)【課題】 半導体装置において、テストモード設定用の専用端子や高電圧検出回路を設けることなくテストモードの設定を行い、かつテストモードの誤設定による不具合を回避する。【解決手段】 RAM回路とROM回路とを備える混在チップとしての半導体装置において、RAM回路とROM回路の双方を選択する選択信号が入力されると(RAMCSB=RAMCSB=「0」)、制御回路が、データバッファの制御信号REBを「1」、テストモード信号TSTBを「0」、RAMイネーブル信号RAMEBおよびROMイネーブル信号ROMEBを「1」とする。これにより、テストモードとなって、データ信号を出力するための外部端子がフローティング状態となる。また、RAM回路とROM回路は共に非選択状態となる。
請求項（抜粋）：
動作モードとして正規の動作を行う通常モードとテストを実施するテストモードとを有する半導体装置において、通常モードで使用される所定の複数端子に供給すべき信号の組み合わせとして通常モードにおける正常動作では現れない所定の組み合わせの信号が該複数端子に供給されると、動作モードをテストモードに設定するテストモード設定手段と、テストモード設定手段によってテストモードに設定されると、消費電流が略零となるスタンバイ状態とする動作制御手段と、テストモード設定手段によってテストモードに設定されると、出力端子を高インピーダンス状態または論理レベルの固定された状態とする出力制御手段と、を備えることを特徴とする半導体装置。
IPC (4件)：
G11C 29/00 671
, G01R 31/3185
, G01R 31/28
, G11C 11/413
G11C 29/00 671 T
, G01R 31/28 W
, G01R 31/28 B
, G11C 11/34 341 D
