半導体記憶装置およびそのテスト方法

発明者：
出願人/特許権者：
代理人 (1件)：深見久郎 (外3名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-226216
公開番号（公開出願番号）：特開平7-169295
出願日： 1994年09月21日
公開日（公表日）： 1995年07月04日
要約：

【要約】【目的】簡易な回路構成でワード線単位での置換およびアレイ単位での置換両者を行なう構成を提供する。【構成】メモリアレイ(MA1-MA4)各々に含まれるワード線(WL(1,1)〜WL(4,16))は、スペアメモリアレイ(SMA)に含まれるスペアワード線(SWL(s,1)-SWL(s,16))と不良ワード線が存在しない場合に1次的に対応付けられる。スペアワード線それぞれに対しプログラム回路において該スペアワード線を使用するメモリアレイブロックをプログラムすることにより行デコーダおよびスペアデコーダを同一構成とすることができる。不良ワード線は同じ行アドレスを有するスペアワード線に置換される。これにより、ワード線単位の置換およびアレイ単位の置換いずれをも実現することができる。

請求項（抜粋）：

各々が、行および列状に配列される複数のメモリセルと、各前記行に対応して配設されかつ各々に対応の行のメモリセルが接続される複数のワード線とを含む複数のメモリアレイと、行および列のマトリックス状に配列される複数のメモリセルと、各前記行に対応して配設され各々に対応の行のメモリセルが接続され、かつさらに各前記メモリアレイに含まれるワード線と同一数設けられるスペアワード線を含む少なくとも1個のスペアメモリアレイとを備え、各前記メモリアレイにおけるワード線の各々は、不良ワード線が前記メモリアレイおよびスペアメモリアレイのいずれにも存在しないとき、前記スペアメモリアレイのスペアワード線と1意的に対応付けられ、前記複数のメモリアレイのうちのメモリアレイにおいて不良ワード線が存在するとき、該不良ワード線を対応のスペアワード線と置換するための置換制御回路とを備える、半導体記憶装置。

IPC (3件)：

G11C 29/00 301 , G11C 29/00 303 , G11C 11/401

引用特許：

審査官引用 (9件)

特開昭60-076099
特開平3-198300
記憶装置
公報種別：公開公報出願番号：特願平3-198601 出願人：新日本製鐵株式会社

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