半導体記憶装置

発明者： ,
出願人/特許権者：
代理人 (1件)：前田弘 (外2名)
公報種別：公開公報
出願番号（国際出願番号）：特願平6-112360
公開番号（公開出願番号）：特開平7-147087
出願日： 1994年05月26日
公開日（公表日）： 1995年06月06日
要約：

【要約】【目的】半導体メモリのプリチャージ時の消費電力を低減するように、ビット線電位の低下を抑制する。【構成】行デコーダ104によって活性化される1本のワード線WLに共通接続された複数のメモリセル101の各々のために、ビット線対BL,XBL、プリチャージ回路102、スイッチ回路103、タイミング制御回路106及びセンスアンプ107をそれぞれ設ける。タイミング制御回路106は、ビット線対BL,XBLのプリチャージが完了しかつワード線WLが活性化された後、センスアンプ107が動作できる程度にビット線対BL,XBLの電位が変化した時点で、メモリセル101及びセンスアンプ107をビット線対BL,XBLから早期に切り離すように、ワード線制御信号WCとスイッチ制御信号SCとを出力する。ワード線WLの非活性化は、ORゲート108及びANDゲート105により制御される。

請求項（抜粋）：

各々データを格納するための複数のメモリセルと、前記複数のメモリセルに共通接続されたワード線と、各々前記複数のメモリセルのうちの対応するメモリセルに接続された複数のビット線と、前記複数のビット線の各々を設定されたプリチャージレベルにまで充電するためのプリチャージ手段と、前記ワード線が活性化された際の前記複数のメモリセルの各々の格納データに基づく前記複数のビット線の電位変化を増幅するように前記複数のビット線に接続された増幅手段と、前記増幅手段の出力が確定する前に、かつ遅くとも前記増幅手段が動作できる程度に前記複数のビット線の電位が変化した時点で第1及び第2の検知信号を出力するための検知手段と、前記検知手段からの第1の検知信号に従って前記複数のメモリセルの各々を対応するビット線から切り離すように前記ワード線の活性化を停止させるための制御手段と、前記検知手段からの第2の検知信号に従って前記増幅手段を前記複数のビット線から切り離すためのスイッチ手段とを備えたことを特徴とする半導体記憶装置。

引用特許：

審査官引用 (4件)

特開平2-235293
特開昭60-061986
特開平2-201797

全件表示

前のページに戻る