特許

J-GLOBAL ID：200903070204464859

情報処理システム

発明者： 佐藤 嘉秀
出願人/特許権者： 富士ゼロックス株式会社
代理人 (1件)： 柳澤 正夫
公報種別：公開公報
出願番号（国際出願番号）：特願平11-238384
公開番号（公開出願番号）：特開2001-068993
出願日： 1999年08月25日
公開日（公表日）： 2001年03月16日
要約：

【要約】【課題】 プログラマブル論理回路を再構成するためのメインプロセッサの負荷を大幅に軽減させ、低消費電力化を図るとともに、システム全体のパフォーマンスを向上させた情報処理システムを提供する。【解決手段】 例えばローカルメモリ22には、予め使用する回路情報と順番が保持されている。また、CPU11から与えられる処理データのヘッダ部に、プログラマブル論理回路21の再構成に使用する最初の回路情報を特定する情報を含んでいる。プログラマブル論理回路インタフェース23は、ヘッダ部を解釈して最初の回路情報を特定し、プログラマブル論理回路21に処理回路を再構成し、処理データの処理を行わせる。さらに、ローカルメモリ22に保持されている順番で、回路情報から処理回路を再構成し、その処理回路での処理の実行を、順次行わせる。これによって、CPU11は再構成の処理を行わなくて済む。

請求項（抜粋）：

回路情報を変更することによって機能を随時変更し再構成することが可能なプログラマブル論理回路を備えた情報処理システムにおいて、予め使用する回路情報と順番を保持する回路情報保持手段と、与えられた処理データから前記プログラマブル論理回路の再構成に使用する最初の回路情報を特定するとともに特定された回路情報から前記回路情報保持手段に保持されている順番に前記回路情報により前記プログラマブル論理回路を再構成して処理回路を構成し該処理回路に前記処理データの処理を行わせるインタフェース手段を有していることを特徴とする情報処理システム。

IPC (2件)：

H03K 19/173 101 ,  H01L 21/82

FI (3件)：

H03K 19/173 101 ,  H01L 21/82 A ,  H01L 21/82 C

Fターム (17件)：

5F064AA07 ,  5F064BB09 ,  5F064BB12 ,  5F064BB40 ,  5F064DD07 ,  5F064FF04 ,  5F064FF36 ,  5F064HH05 ,  5J042AA10 ,  5J042BA01 ,  5J042BA02 ,  5J042BA11 ,  5J042CA00 ,  5J042CA20 ,  5J042DA02 ,  5J042DA03 ,  5J042DA04