特許
J-GLOBAL ID：200903070220805798

薄膜トランジスタの製造方法

発明者：
尾中 栄一

尾中 栄一 について


出願人/特許権者：
カシオ計算機株式会社

カシオ計算機株式会社 について


代理人 (1件)： 杉村 次郎
公報種別：公開公報
出願番号（国際出願番号）：特願平5-297611
公開番号（公開出願番号）：特開平7-131020
出願日： 1993年11月04日
公開日（公表日）： 1995年05月19日
要約：
【要約】【目的】 ゲート電極とソース・ドレイン領域との重なり部分が存在しても、高速動作が可能で、かつ消費電力の増大を防ぐことができるようにいする。【構成】 半導体層11上に形成されたフォトレジスト12と半導体層11との上にバッファ絶縁膜15を形成した後、フォトレジスト12上のバッファ絶縁膜15およびフォトレジスト12を剥離することにより凹部16を形成し、この凹部16と対応する個所にゲート絶縁膜17を介してゲート電極18を形成するようにした。したがって、ゲート絶縁膜17上のゲート電極16がソース・ドレイン領域14に重なっても、重なり部分Bの厚さをチャネル領域13に対応する部分の厚さよりも厚くすることができ、これにより重なり部分Bでの寄生容量を小さくすることができ、動作時に重なり部分Bでの余分な容量の充放電が不要となるため、高速動作が可能で、かつ消費電力の増大を防ぐようにすることができる。
請求項（抜粋）：
半導体層上のチャネル形成領域と対応する個所にレジストを形成し、前記半導体層および前記レジスト上に第1絶縁膜を形成した後、前記レジスト上の前記第1絶縁膜の少なくとも一部を除去するとともに前記レジストを剥離することにより凹部を形成し、前記第1絶縁膜および前記凹部内に露出した前記半導体層上に第2絶縁膜を形成した後、前記第2絶縁膜上の前記凹部と対応する個所にゲート電極を形成することを特徴とする薄膜トランジスタの製造方法。
IPC (2件)：
H01L 29/786 ,  H01L 21/336
引用特許：
審査官引用 (3件)

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