特許

J-GLOBAL ID：200903070223342390

半導体メモリ装置のワード線負荷補償回路

発明者： 李 永宅 ,  催 鍾賢
出願人/特許権者： 三星電子株式会社
代理人 (1件)： 高月 猛
公報種別：公開公報
出願番号（国際出願番号）：特願平6-281754
公開番号（公開出願番号）：特開平7-182861
出願日： 1994年11月16日
公開日（公表日）： 1995年07月21日
要約：

【要約】【目的】 ワード線電圧に対するワード線負荷の変化分を補償するためのワード線負荷補償回路について、過度のストレス電圧によるキャパシタの絶縁破壊を防止できるようにし信頼性を向上させる。【構成】 負荷補償が必要であるとエネーブル信号φENが論理1となる。そしてワード線昇圧回路5によるワード線電圧発生が開始され、飽和レベルとなるまでは遅延回路60による遅延信号DEは論理0で出力される。したがってNORゲート65の出力は論理1となりトランジスタ80がONし、余分な電荷がキャパシタ85へ蓄積される。ワード線電圧が飽和レベルとなるのに合わせて遅延信号DEが論理1へ遷移し、それによりNORゲート65の出力が論理0となってトランジスタ80はOFFとなる。同時に遅延信号DEによりトランジスタ90がONしてキャパシタ85の電極を接地させる。したがってこれ以降はキャパシタ85にストレス電圧が加わることはない。

請求項（抜粋）：

電源電圧より高いワード線電圧を出力するためのワード線昇圧回路と、行アドレス信号に対応してワード線を選択し、ワード線昇圧回路によるワード線電圧を受けて駆動する行デコーダと、を備えた半導体メモリ装置において、ワード線昇圧回路と行デコーダとの間に設けられてワード線電圧の電荷の一部を蓄積するキャパシタと、ワード線電圧を入力として飽和レベルへの到達時間分遅延させた遅延信号を発生する遅延回路と、この遅延回路による遅延信号に応じて、ワード線電圧が飽和レベルに到達するまではワード線電圧に対し前記キャパシタを接続させ、ワード線電圧が飽和レベルに到達してからはワード線電圧に対し前記キャパシタを非接続とする接続制御回路と、遅延回路による遅延信号で制御され、ワード線電圧が飽和レベルに到達してから前記キャパシタの電極を接地させて放電させる放電手段と、を備えてワード線負荷補償を行うようにしたことを特徴とする半導体メモリ装置。

引用特許：

審査官引用 (3件)

• 特開平2-187987
  
• 特開平2-247892
  
• 半導体記憶装置
  公報種別：公開公報   出願番号：特願平3-267802   出願人：シヤープ株式会社