特許
J-GLOBAL ID：200903070311000059
BiCDMOSプロセスに基づく集積回路形成方法
発明者：
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出願人/特許権者：
代理人 (1件)：
大島 陽一 (外1名)
公報種別：公開公報
出願番号（国際出願番号）：特願平7-293438
公開番号（公開出願番号）：特開平8-227945
出願日： 1995年10月17日
公開日（公表日）： 1996年09月03日
要約：
【要約】【課題】 DMOSパワー回路、CMOSディジタル論理回路、及び補足的なバイポーラアナログ回路を一体として1つの回路チップ上に組み込むプロセスを提供する。【解決手段】 バイポーラトランジスタ、比較的高電圧のCMOSトランジスタ、比較的低電圧のCMOSトランジスタ、DMOSトランジスタ、ツェナダイオード、及び薄膜抵抗器、若しくは必要な以上の要素を組み合わせたものを同じICチップ上に全て同時に形成するプロセス(「BiCDMOSプロセス」と呼ぶ。)をここに開示する。このプロセスは、少ない数のマスクステップで、高性能のトランジスタ構造を形成するものであり、また大きな歩留まりを得るものである。アイソレーション構造、バイポーラトランジスタ構造、CMOSトランジスタ構造、DMOSトランジスタ構造、ツェナダイオード構造、及び薄膜抵抗器構造も、同様にここに開示する。
請求項（抜粋）：
同じ基板上にDMOSトランジスタ及びバイポーラトランジスタを形成する方法であって、第1導電形のイオンを、第1のエネルギーとドーパント量で第2導電形の半導体材料の第1領域に注入する過程と、前記DMOSトランジスタのボディを形成するべく前記第1導電形のイオンをドライブインする過程であって、前記ボディが前記DMOSトランジスタが予め定められた動作特性を有するように形成される、該ドライブイン過程と、前記第1導電形のイオンを、第2のエネルギーと第2のドーパント量で前記半導体材料の第2領域に注入する過程であって、前記第2のエネルギーが前記第1のエネルギーより小さく、前記DMOSトランジスタを形成した後に行われる、該注入過程と、前記バイポーラトランジスタのベース領域を形成するべく前記第2領域に前記第1導電形のイオンをドライブインする過程であって、前記ベース領域が前記ボディよりもより浅く、またより濃いドープをなされて、前記バイポーラトランジスタに所望の動作属性を与える、該イオンのドライブイン過程とを有することを特徴とする方法。
IPC (7件)：
H01L 21/8249
, H01L 27/06
, H01L 21/8222
, H01L 21/331
, H01L 29/73
, H01L 29/78
, H01L 21/336
H01L 27/06 321 H
, H01L 27/06 101 U
, H01L 29/72
, H01L 29/78 301 P
審査官引用 (6件)
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特開平3-293761
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特開平2-276272
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特開昭62-274653
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